1.一種芯片的虛焊測試裝置，其特征在于，包括MCU、計(jì)算機(jī)、保護(hù)電路和測試槽，所述芯片安裝于測試槽內(nèi)；
所述保護(hù)電路用于檢測所述芯片是否正確安裝于所述測試槽內(nèi)；
所述MCU用于在所述保護(hù)電路檢測到所述芯片正確安裝于所述測試槽時，對所述芯片的引腳進(jìn)行檢測，并將檢測結(jié)果發(fā)送至所述計(jì)算機(jī)。
2.如權(quán)利要求1所述的芯片的虛焊測試裝置，其特征在于，所述芯片包括GPIO引腳、LDO引腳和ADC引腳；
所述MCU用于依次對所述GPIO引腳、LDO引腳和ADC引腳進(jìn)行檢測。
3.如權(quán)利要求2所述的芯片的虛焊測試裝置，其特征在于，所述芯片包括多個GPIO引腳；
所述MCU用于在檢測到當(dāng)前GPIO引腳為高電平時進(jìn)行對下一GPIO引腳或LDO引腳的檢測。
4.如權(quán)利要求2所述的芯片的虛焊測試裝置，其特征在于，所述虛焊測試裝置還包括多路模擬開關(guān)，所述芯片包括多個LDO引腳，所述多個LDO引腳通過所述多路模擬開關(guān)與所述MCU的ADC引腳電連接；
所述多路模擬開關(guān)用于通過切換以將多個所述LDO引腳依次與所述MCU的ADC引腳連通。
5.如權(quán)利要求4所述的芯片的虛焊測試裝置，其特征在于，所述虛焊測試裝置還包括第一電阻與第二電阻，所述第一電阻串聯(lián)于所述多路模擬開關(guān)與所述MCU的ADC引腳之間，所述第二電阻的一端與所述MCU的ADC引腳和所述第一電阻的連接端電連接，所述第二電阻的另一端與所述接地端電連接。
6.如權(quán)利要求2所述的芯片的虛焊測試裝置，其特征在于，所述虛焊測試裝置還包括第一供電端、第三電阻和第四電阻，所述第一供電端、所述第三電阻、所述第四電阻、接地端依次串聯(lián)；
所述芯片的ADC引腳與所述第三電阻和所述第四電阻的連接端電連接。
7.如權(quán)利要求1所述的芯片的虛焊測試裝置，其特征在于，所述虛焊測試裝置包括第五電阻和第六電阻，所述第五電阻的第一引腳、所述第六電阻的第一引腳分別與第二供電端電連接，所述第五電阻的第二引腳、所述第六電阻的第二引腳分別與所述MCU電連接；
所述測試槽上設(shè)有第一金屬頂針與第二金屬頂針，所述第五電阻的第二引腳還與所述第一金屬頂針連接，所述第六電阻的第二引腳與所述第二金屬頂針連接。
8.如權(quán)利要求7所述的芯片的虛焊測試裝置，其特征在于，所述保護(hù)電路包括三極管、第七電阻、第八電阻、第一電容和MOS管，所述三極管的基電極與所述MCU的使能引腳電連接，所述三極管的發(fā)射極與接地端連接，所述三極管的集電極與所述第七電阻的第一引腳連接，所述第七電阻的第二引腳與所述MOS管的柵極電連接，所述MOS管的漏極與第二供電端電連接，所述MOS管的源極與所述測試槽的電源引腳電連接，所述第八電阻的第一引腳與所述MOS管的漏極電連接，所述第八電阻的第二引腳與所述三極管的集電極電連接，所述第一電容的第一引腳與所述三極管的集電極電連接，所述第一電容的第二引腳與所述MOS管的柵極電連接。
9.如權(quán)利要求8所述的芯片的虛焊測試裝置，其特征在于，所述保護(hù)電路還包括第二電容和第三電容，所述第二電容的第一引腳、所述第三電容的第一引腳均與所述第二供電端電連接，所述第二電容的第二引腳、所述第三電容的第二引腳均與接地端電連接；。
10.如權(quán)利要求8所述的芯片的虛焊測試裝置，其特征在于，當(dāng)所述芯片正確安裝于所述測試槽內(nèi)時，所述第一金屬頂針與所述芯片的第一接地引腳電連接，所述第二金屬頂針與所述芯片的第二接地引腳電連接，所述測試槽的電源引腳與所述芯片的電源引腳電連接。
11.一種芯片的虛焊測試方法，其特征在于，采用如權(quán)利要求1所述的虛焊測試裝置實(shí)現(xiàn)，所述方法包括以下步驟：
S1、所述保護(hù)電路檢測所述芯片是否正確安裝于所述測試槽內(nèi)，若是，進(jìn)入S2，若否，則結(jié)束；
S2、所述MCU對所述芯片的引腳進(jìn)行檢測，并將檢測結(jié)果發(fā)送至所述計(jì)算機(jī)。
12.如權(quán)利要求11所述的芯片的虛焊測試方法，其特征在于，所述芯片包括GPIO引腳、LDO引腳和ADC引腳；
在步驟S2中，所述MCU依次對所述GPIO引腳、LDO引腳和ADC引腳進(jìn)行檢測。
13.如權(quán)利要求12所述的芯片的虛焊測試方法，其特征在于，所述芯片包括多個GPIO引腳；
在步驟S2中，所述MCU在檢測到當(dāng)前GPIO引腳為高電平時進(jìn)行對下一GPIO引腳或LDO引腳的檢測。