本發(fā)明涉及雷達信號處理領域，特別涉及一種雷達信號處理器高速數(shù)?；旌想娐返尿炞C方法。

背景技術：

隨著雷達技術的發(fā)展，雷達信號處理器的電路規(guī)模和復雜度不斷提升，本發(fā)明中涉及的雷達信號處理器系統(tǒng)包含DDR、FPGA、并串轉換芯片數(shù)字電路和ADC模擬電路。數(shù)模混合電路數(shù)據(jù)鏈路正確性的快速驗證成了一項亟待解決的難題。

傳統(tǒng)的高速數(shù)?；旌想娐返尿炞C方法大多為模擬電路和數(shù)字電路各模塊獨立驗證，其主要問題在于：一旦數(shù)模混合電路數(shù)據(jù)鏈路出現(xiàn)問題，將無法在當前FPGA程序狀態(tài)下，快速定位是模擬電路還是數(shù)字電路引入的問題，也無法對數(shù)字電路數(shù)據(jù)處理的正確性進行定量分析。傳統(tǒng)的方法往往需要更改FPGA程序對模擬電路和數(shù)字電路進行獨立分析驗證，而這將引起FPGA資源利用率及布局布線等條件狀態(tài)的變化，有可能導致問題無法復現(xiàn)，加大解決問題的難度。

技術實現(xiàn)要素：

本發(fā)明解決的技術問題是：克服現(xiàn)有技術的不足，提出了一種在FPGA中增加ROM數(shù)字源、邏輯選通開關和二選一開關的方法，ROM數(shù)字源存儲一組雷達數(shù)字回波信號的數(shù)字源，邏輯選通開關和二選一開關根據(jù)不同工作模式指令，通過上位機控制進行相應邏輯選擇，實現(xiàn)數(shù)?；旌想娐窋?shù)據(jù)通路之間的切換，能在不改變當前FGPA程序的狀態(tài)下，對高速數(shù)模混合電路進行定量分析驗證，便于在系統(tǒng)聯(lián)試過程中快速對數(shù)?；旌想娐窋?shù)據(jù)鏈路的正確性進行驗證。該方法實現(xiàn)簡單，資源消耗少，測試方便快捷，適用于雷達信號處理器高速數(shù)?；旌想娐窋?shù)據(jù)鏈路正確性的驗證。

本發(fā)明的技術解決方案為：一種雷達信號處理器高速數(shù)模混合電路的驗證方法，包括步驟如下：

(1)在FPGA中增加ROM數(shù)字源、邏輯選通開關和二選一開關；將ROM數(shù)字源、邏輯選通開關、二選一開關設置在ADC芯片和DDR緩存模塊之間；

(2)驗證ADC芯片、邏輯選通開關、ROM數(shù)字源、并串轉換芯片、固態(tài)存儲器組成的ADC模擬鏈路是否正常工作時，ADC芯片接收雷達模擬回波信號，進行模數(shù)轉換得到雷達數(shù)字回波信號，將ADC芯片輸出的雷達數(shù)字回波信號送至邏輯選通開關，ROM數(shù)字源存儲一組雷達數(shù)字回波信號的數(shù)字源，將該數(shù)字源數(shù)據(jù)送至邏輯選通開關，上位機接收到ADC模擬鏈路驗證工作指令后，控制邏輯選通開關選通ADC芯片輸出的雷達數(shù)字回波信號送至并串轉換芯片進行并串變換，將變換后的高速串行數(shù)據(jù)送至固態(tài)存儲器存儲；

(3)將固態(tài)存儲器存儲的數(shù)據(jù)進行數(shù)模轉換(或用仿真系統(tǒng)如MATLAB將固態(tài)存儲器存儲的數(shù)據(jù)制成模擬信號波形)，得到模擬信號，將該模擬信號與ADC芯片接收的雷達模擬回波信號對比，若相同則判定ADC模擬鏈路正常工作，若不相同則判定ADC模擬鏈路工作不正常；

(4)驗證由邏輯選通開關、ROM數(shù)字源、二選一開關、DDR緩存模塊、數(shù)據(jù)壓縮模塊、并串轉換芯片、固態(tài)存儲器組成的硬件數(shù)字鏈路是否正常工作時，ADC芯片接收雷達模擬回波信號，進行模數(shù)轉換得到雷達數(shù)字回波信號，將ADC芯片輸出的雷達數(shù)字回波信號送至邏輯選通開關，ROM數(shù)字源存儲一組雷達數(shù)字回波信號的數(shù)字源，將該數(shù)字源數(shù)據(jù)送至邏輯選通開關，上位機接收到數(shù)字鏈路驗證工作指令后，控制邏輯選通開關選通數(shù)字源數(shù)據(jù)送至二選一開關，并控制二選一開關將數(shù)字源數(shù)據(jù)送至DDR緩存模塊存儲；

(5)數(shù)據(jù)壓縮模塊讀取DDR緩存中存儲的數(shù)字源數(shù)據(jù)，并對讀取的數(shù)字數(shù)據(jù)進行壓縮后形成并行壓縮碼流數(shù)據(jù)送至并串轉換芯片，并串轉換芯片對并行壓縮碼流數(shù)據(jù)進行并串變換，將變換后的高速串行數(shù)據(jù)送至固態(tài)存儲器存儲并輸出；

(6)在仿真系統(tǒng)中建立數(shù)字鏈路的仿真模型，將仿真得到的固態(tài)存儲器存儲并輸出的仿真結果與硬件數(shù)字鏈路中固態(tài)存儲器存儲并輸出的結果進行比對，若相同則判定硬件數(shù)字鏈路正常工作，若不相同則判定硬件數(shù)字鏈路工作不正常；

(7)驗證由ADC芯片、邏輯選通開關、二選一開關、DDR緩存模塊、數(shù)據(jù)壓縮模塊、并串轉換芯片和固態(tài)存儲器組成的硬件正常數(shù)模混合鏈路是否正常工作時，ADC芯片接收雷達模擬回波信號，進行模數(shù)轉換得到雷達數(shù)字回波信號，將ADC芯片輸出的雷達數(shù)字回波信號送至邏輯選通開關，ROM數(shù)字源存儲一組雷達數(shù)字回波信號的數(shù)字源，將該數(shù)字源數(shù)據(jù)送至邏輯選通開關，上位機接收到正常數(shù)模混合鏈路驗證工作指令后，控制邏輯選通開關選通ADC芯片輸出的雷達數(shù)字回波信號送至二選一開關，并控制二選一開關將雷達數(shù)字回波信號送至DDR緩存模塊存儲；

(8)數(shù)據(jù)壓縮模塊讀取DDR緩存中存儲的雷達數(shù)字回波信號，并對讀取的數(shù)字數(shù)據(jù)進行壓縮后形成并行壓縮碼流數(shù)據(jù)送至并串轉換芯片，并串轉換芯片對并行壓縮碼流數(shù)據(jù)進行并串變換，將變換后的高速串行數(shù)據(jù)送至固態(tài)存儲器存儲并輸出；

(9)在仿真系統(tǒng)中建立正常數(shù)?；旌湘溌返姆抡婺Ｐ停瑢⒂布?shù)?；旌湘溌分泄虘B(tài)存儲器儲并輸出的結果進行解壓縮，與ADC芯片接收的雷達模擬回波信號進行對比，若相同則判定硬件正常數(shù)?；旌湘溌氛９ぷ?，若不相同則判定硬件正常數(shù)?；旌湘溌饭ぷ鞑徽?。

所述的ROM數(shù)字源是使用FPGA中的Block Memory Generator IP核實現(xiàn)。

所述ROM數(shù)字源存儲的數(shù)字回波信號為線性調(diào)頻信號。

所述的ROM數(shù)字源包括ROM，ROM的位寬為64bit。

所述的邏輯選通開關和二選一開關可以通過上位機控制實現(xiàn)數(shù)?；旌想娐窋?shù)據(jù)通路之間的切換。

本發(fā)明與現(xiàn)有技術相比的優(yōu)點在于：

(1)本發(fā)明方法與現(xiàn)有技術相比，通過在FPGA中增加ROM數(shù)字源的方法，能夠實現(xiàn)對高速數(shù)?；旌想娐愤M行定量分析驗證；

(2)本發(fā)明方法與現(xiàn)有技術相比，通過上位機控制邏輯選通開關和二選一開關，實現(xiàn)數(shù)?；旌想娐窋?shù)據(jù)通路之間的快速切換驗證；

(3)本發(fā)明方法與現(xiàn)有技術相比，能在不改變當前FPGA程序的狀態(tài)下，快速對高速數(shù)模混合電路數(shù)據(jù)鏈路中存在的問題進行定位和分析，避免FPGA重新布局布線可能引入的新問題，加大問題排查的難度；

(4)本發(fā)明方法實現(xiàn)簡單，資源消耗少，測試方便快捷，提高了雷達信號處理器高速數(shù)模混合電路驗證的效率；

附圖說明

圖1是本發(fā)明雷達信號處理器數(shù)據(jù)流框圖。

圖2是本發(fā)明增加數(shù)字源和邏輯選通開關及二選一開關后數(shù)據(jù)流框圖

具體實施方式

本發(fā)明的基本思路為：提出一種雷達信號處理器高速數(shù)?；旌想娐返尿炞C方法，該方法在FPGA中增加ROM數(shù)字源、邏輯選通開關和二選一開關，ROM數(shù)字源存儲一組雷達數(shù)字回波信號的數(shù)字源，邏輯選通開關和二選一開關根據(jù)不同工作模式指令，通過上位機控制進行相應邏輯選擇，實現(xiàn)數(shù)?；旌想娐窋?shù)據(jù)通路之間的切換，能在不改變當前FPGA程序的狀態(tài)下，對高速數(shù)?；旌想娐愤M行定量分析驗證，便于在雷達信號處理器系統(tǒng)聯(lián)試過程中快速對數(shù)?；旌想娐窋?shù)據(jù)鏈路的正確性進行驗證。該方法實現(xiàn)簡單，資源消耗少，測試方便快捷，便于問題的定位和解決，提高高速數(shù)?；旌想娐返尿炞C效率，適用于雷達信號處理器高速數(shù)?；旌想娐窋?shù)據(jù)鏈路正確性的驗證。

下面結合附圖對本發(fā)明作進一步詳細的描述。

本發(fā)明是針對一種雷達信號處理器高速數(shù)?；旌想娐愤M行驗證，如圖1所示，該電路包括：ADC芯片、DDR緩存模塊、數(shù)據(jù)壓縮模塊、并串轉換芯片、固態(tài)存儲器；DDR緩存模塊、數(shù)據(jù)壓縮模塊在FPGA中；

ADC芯片接收雷達模擬回波信號，并將該雷達模擬回波信號進行模數(shù)轉換為雷達數(shù)字回波信號送至DDR緩存模塊，優(yōu)選方案為：雷達模擬回波信號為基帶信號，最大帶寬為400MHz，根據(jù)奈奎斯特采樣定理，要求ADC芯片的采樣率大于等于兩倍信號帶寬即800MHz，采樣率越高，數(shù)模轉換后恢復出來的雷達模擬回波信號質量越好，但同時帶來的代價是存儲數(shù)據(jù)量的加大，綜合考慮我們選擇ADC芯片的采樣率為960MHz；

DDR緩存模塊，將ADC芯片送來的雷達數(shù)字回波信號進行存儲，優(yōu)選方案為：DDR緩存模塊：包括兩個DDR；分別DDR1和DDR2；將DDR1劃分為32個存儲區(qū)域，將DDR2劃分為32個存儲區(qū)域；雷達數(shù)字回波信號包含多個脈沖，每個脈沖包括16384個以上的數(shù)據(jù)，將雷達數(shù)字回波信號中的脈沖每64個分成一組，形成多組脈沖，第一組中的前32個脈沖按時間順序依次分別存儲到DDR1的1～32個對應的區(qū)域中，將第一組中的后32個脈沖按時間順序依次分別存儲到DDR2的1～32個對應的區(qū)域中，數(shù)據(jù)壓縮模塊讀取DDR1的1～32區(qū)域中每個區(qū)域的前32個數(shù)據(jù)，順序排列形成數(shù)據(jù)序列11，讀取DDR1的1～32區(qū)域中每個區(qū)域的33～64位數(shù)據(jù)，順序排列形成數(shù)據(jù)序列12，讀取DDR1的1～32區(qū)域中每個區(qū)域的65～96位數(shù)據(jù)，順序排列形成數(shù)據(jù)序列13，….，以此類推每次讀取1～32區(qū)域中每個區(qū)域的32位數(shù)據(jù)，直至DDR1中的所有數(shù)據(jù)讀完，形成M1個數(shù)據(jù)序列；

然后，數(shù)據(jù)壓縮模塊讀取DDR2的1～32區(qū)域中每個區(qū)域的前32個數(shù)據(jù)，順序排列形成數(shù)據(jù)序列21，讀取DDR2的1～32區(qū)域中每個區(qū)域的33～64位數(shù)據(jù)，順序排列形成數(shù)據(jù)序列22，讀取DDR2的1～32區(qū)域中每個區(qū)域的65～96位數(shù)據(jù)，順序排列形成數(shù)據(jù)序列23，….，以此類推每次讀取1～32區(qū)域中每個區(qū)域的32位數(shù)據(jù)，直至DDR2中的所有數(shù)據(jù)讀完，形成M2個數(shù)據(jù)序列；

在讀取DDR1、DDR2中的所有數(shù)據(jù)的同時，第二組中的前32個脈沖按時間順序依次分別存儲到DDR1的1～32個對應的區(qū)域中，將第二組中的后32個脈沖按時間順序依次分別存儲到DDR2的1～32個對應的區(qū)域中，數(shù)據(jù)壓縮模塊讀取DDR1的1～32區(qū)域中每個區(qū)域的前32個數(shù)據(jù)，順序排列形成數(shù)據(jù)序列11，讀取DDR1的1～32區(qū)域中每個區(qū)域的33～64位數(shù)據(jù)，順序排列形成數(shù)據(jù)序列12，讀取DDR1的1～32區(qū)域中每個區(qū)域的65～96位數(shù)據(jù)，順序排列形成數(shù)據(jù)序列13，….，以此類推每次讀取1～32區(qū)域中每個區(qū)域的32位數(shù)據(jù)，直至DDR1中的所有數(shù)據(jù)讀完，形成M1個數(shù)據(jù)序列；

然后，數(shù)據(jù)壓縮模塊讀取DDR2的1～32區(qū)域中每個區(qū)域的前32個數(shù)據(jù)，順序排列形成數(shù)據(jù)序列21，讀取DDR2的1～32區(qū)域中每個區(qū)域的33～64位數(shù)據(jù)，順序排列形成數(shù)據(jù)序列22，讀取DDR2的1～32區(qū)域中每個區(qū)域的65～96位數(shù)據(jù)，順序排列形成數(shù)據(jù)序列23，….，以此類推每次讀取1～32區(qū)域中每個區(qū)域的32位數(shù)據(jù)，直至DDR2中的所有數(shù)據(jù)讀完，形成M2個數(shù)據(jù)序列；

以此類推，直至最后一組的32個脈沖存儲至DDR1或DDR2，數(shù)據(jù)壓縮模塊讀取DDR1或DDR2中的所有數(shù)據(jù)，形成M1或M2個數(shù)據(jù)序列；

數(shù)據(jù)壓縮模塊，不斷讀取DDR緩存模塊送來的數(shù)據(jù)序列，對雷達數(shù)字回波信號形成的所有數(shù)據(jù)序列進行數(shù)據(jù)壓縮，得到并行壓縮數(shù)據(jù)，將并行壓縮數(shù)據(jù)送至并串轉換芯片，優(yōu)選方案為：數(shù)據(jù)壓縮算法采用分塊自適應量化(BAQ，Block Adaptive Quantization)算法，該算法是一種適用于雷達數(shù)字回波數(shù)據(jù)的壓縮方法，它在均方意義信號失真最小的前提下，根據(jù)信號的幅度變化對回波數(shù)據(jù)進行自適應量化，常用的量化比有8:3壓縮和8:4壓縮，綜合考慮雷達信號處理器性能指標和數(shù)據(jù)量大小，我們選擇量化比為8:3壓縮的量化；

并串轉換芯片接收數(shù)據(jù)壓縮模塊送來的并行壓縮數(shù)據(jù)，進行并串轉換后得到高速(2Gbps以上的)串行壓縮數(shù)據(jù)，送至固態(tài)存儲器；

固態(tài)存儲器，接收并串轉換芯片送來的高速串行壓縮數(shù)據(jù)，將壓縮數(shù)據(jù)進行儲存。

為驗證上述的雷達信號處理器高速數(shù)?；旌想娐?，雷達模擬回波信號經(jīng)ADC芯片進行模數(shù)轉換后，無法定量驗證DDR緩存模塊和數(shù)據(jù)壓縮模塊處理的正確性，提出一種雷達信號處理器高速數(shù)?；旌想娐返尿炞C方法，如圖2所示，其實現(xiàn)方法包括步驟如下：

(1)在FPGA中增加ROM數(shù)字源、邏輯選通開關和二選一開關；將ROM數(shù)字源、邏輯選通開關、二選一開關設置在ADC芯片和DDR緩存模塊之間；ROM數(shù)字源存儲的數(shù)字回波信號為線性調(diào)頻信號；ROM數(shù)字源包括ROM，ROM的位寬為64bit，與DDR位寬相對應，ROM深度為4096～16384，為了減少FPGA中消耗的存儲資源，采用ROM深度為4096，循環(huán)讀取ROM中的數(shù)據(jù)；

(2)驗證ADC芯片、邏輯選通開關、ROM數(shù)字源、并串轉換芯片、固態(tài)存儲器組成的ADC模擬鏈路是否正常工作時，ADC芯片接收雷達模擬回波信號，進行模數(shù)轉換得到雷達數(shù)字回波信號，將ADC芯片輸出的雷達數(shù)字回波信號送至邏輯選通開關，ROM數(shù)字源存儲一組雷達數(shù)字回波信號的數(shù)字源，將該數(shù)字源數(shù)據(jù)送至邏輯選通開關，上位機接收到ADC模擬鏈路驗證工作指令后，控制邏輯選通開關選通ADC芯片輸出的雷達數(shù)字回波信號送至并串轉換芯片進行并串變換，將變換后的高速串行數(shù)據(jù)送至固態(tài)存儲器存儲；

(3)將固態(tài)存儲器存儲的數(shù)據(jù)進行數(shù)模轉換，得到模擬信號，將該模擬信號與ADC芯片接收的雷達模擬回波信號對比，在比對過程中將模擬回波信號的幅度按-128～128進行歸一化量化(即將模擬回波信號的最小幅值設為-128，最大幅值設為128，即產(chǎn)生256個量化單位)，若模擬信號波形和ADC芯片接收的雷達模擬回波信號波形上同一時刻的點相差在15個量化單位以內(nèi)，則判定ADC模擬鏈路正常工作，若超出15個量化單位，則認為模擬信號上出現(xiàn)毛刺，判定ADC模擬鏈路工作不正常；

(4)驗證由邏輯選通開關、ROM數(shù)字源、二選一開關、DDR緩存模塊、數(shù)據(jù)壓縮模塊、并串轉換芯片、固態(tài)存儲器組成的硬件數(shù)字鏈路是否正常工作時，ADC芯片接收雷達模擬回波信號，進行模數(shù)轉換得到雷達數(shù)字回波信號，將ADC芯片輸出的雷達數(shù)字回波信號送至邏輯選通開關，ROM數(shù)字源存儲一組雷達數(shù)字回波信號的數(shù)字源，將該數(shù)字源數(shù)據(jù)送至邏輯選通開關，上位機接收到數(shù)字鏈路驗證工作指令后，控制邏輯選通開關選通數(shù)字源數(shù)據(jù)送至二選一開關，并控制二選一開關將數(shù)字源數(shù)據(jù)送至DDR緩存模塊存儲；

(5)數(shù)據(jù)壓縮模塊讀取DDR緩存中存儲的數(shù)字源數(shù)據(jù)，并對讀取的數(shù)字數(shù)據(jù)進行壓縮后形成并行壓縮碼流數(shù)據(jù)送至并串轉換芯片，并串轉換芯片對并行壓縮碼流數(shù)據(jù)進行并串變換，將變換后的高速串行數(shù)據(jù)送至固態(tài)存儲器存儲并輸出；

(6)在仿真系統(tǒng)中建立數(shù)字鏈路的仿真模型，該仿真模型包括DDR緩存模塊、數(shù)據(jù)壓縮模塊、并串變換及固態(tài)存儲器存儲的實現(xiàn)處理方法，輸入數(shù)據(jù)為ROM數(shù)字源存儲的雷達數(shù)字回波信號的數(shù)字源，在MATLAB仿真系統(tǒng)中模擬硬件讀取ROM數(shù)字源的方法循環(huán)讀取雷達數(shù)字回波信號數(shù)字源數(shù)據(jù)，將讀取的數(shù)據(jù)按照DDR緩存模塊存儲數(shù)據(jù)的方法存入相應的寄存器，然后在MATLAB中編程實現(xiàn)BAQ壓縮算法，從相應寄存器中讀取雷達數(shù)字回波信號數(shù)據(jù)進行數(shù)據(jù)壓縮，并進行并串變換后存儲，輸出數(shù)據(jù)為存儲器存儲后的仿真結果，將該仿真結果與硬件數(shù)字鏈路中固態(tài)存儲器存儲并輸出的結果進行比對，若相同則判定硬件數(shù)字鏈路正常工作，若不相同則判定硬件數(shù)字鏈路工作不正常，該方法能實現(xiàn)對高速數(shù)?；旌想娐愤M行定量分析驗證，及時識別出數(shù)字鏈路可能出現(xiàn)的數(shù)據(jù)單BIT誤碼問題，提高了高速數(shù)模混合電路驗證的效率；

(7)驗證由ADC芯片、邏輯選通開關、二選一開關、DDR緩存模塊、數(shù)據(jù)壓縮模塊、并串轉換芯片和固態(tài)存儲器組成的硬件正常數(shù)?；旌湘溌肥欠裾９ぷ鲿r，ADC芯片接收雷達模擬回波信號，進行模數(shù)轉換得到雷達數(shù)字回波信號，將ADC芯片輸出的雷達數(shù)字回波信號送至邏輯選通開關，ROM數(shù)字源存儲一組雷達數(shù)字回波信號的數(shù)字源，將該數(shù)字源數(shù)據(jù)送至邏輯選通開關，上位機接收到正常數(shù)模混合鏈路驗證工作指令后，控制邏輯選通開關選通ADC芯片輸出的雷達數(shù)字回波信號送至二選一開關，并控制二選一開關將雷達數(shù)字回波信號送至DDR緩存模塊存儲；

(8)數(shù)據(jù)壓縮模塊讀取DDR緩存中存儲的雷達數(shù)字回波信號，并對讀取的數(shù)字數(shù)據(jù)進行壓縮后形成并行壓縮碼流數(shù)據(jù)送至并串轉換芯片，并串轉換芯片對并行壓縮碼流數(shù)據(jù)進行并串變換，將變換后的高速串行數(shù)據(jù)送至固態(tài)存儲器存儲并輸出；

(9)在仿真系統(tǒng)中建立正常數(shù)模混合鏈路的仿真模型，該仿真模型包括BAQ解壓縮算法模型和數(shù)模轉換模型(或用仿真系統(tǒng)如MATLAB將解壓縮后的數(shù)據(jù)制成模擬信號波形)，輸入數(shù)據(jù)為硬件正常數(shù)?；旌湘溌分泄虘B(tài)存儲器存儲并輸出的數(shù)據(jù)，在MATLAB仿真系統(tǒng)中編程實現(xiàn)BAQ解壓縮算法，并行讀取固態(tài)存儲器存儲并輸出的數(shù)據(jù)，進行BAQ解壓縮后將數(shù)據(jù)制成模擬信號波形，將制成的模擬信號波形與ADC芯片接收的模擬回波波形按步驟(3)進行比對，若模擬信號波形和ADC芯片接收的雷達模擬回波信號波形上同一時刻的點相差在15個量化單位以內(nèi)，則判定硬件正常數(shù)?；旌湘溌氛９ぷ鳎舫?5個量化單位，則認為模擬信號上出現(xiàn)毛刺，判定硬件正常數(shù)模混合鏈路工作不正常；此時，通過上位機設置ADC模擬鏈路驗證工作指令或數(shù)字鏈路驗證工作指令，對ADC模擬鏈路或數(shù)字鏈路進行分別驗證，可快速對毛刺問題進行定位。

本發(fā)明通過增加ROM數(shù)字源、邏輯選通開關和二選一開關的方法，通過上位機的控制，在不改變當前FPGA程序的狀態(tài)下，實現(xiàn)數(shù)?；旌想娐返目焖偾袚Q驗證，并且能對數(shù)字電路進行定量驗證分析，有效解決傳統(tǒng)方法往往需要更改FPGA程序對模擬電路和數(shù)字電路進行獨立分析驗證的問題，避免了FPGA重新布局布線可能引入的新問題，提高了雷達信號處理器高速數(shù)?；旌想娐夫炞C的效率。

以上所述，僅為本發(fā)明最佳的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內(nèi)，可輕易想到的變化或替換，都應涵蓋在本發(fā)明的保護范圍之內(nèi)。

本發(fā)明說明書中未作詳細描述的內(nèi)容屬于本領域專業(yè)技術人員的公知技術。