靜電放電保護(hù)電路、顯示基板和顯示裝置制造方法
【專利摘要】本發(fā)明公開(kāi)了一種靜電放電保護(hù)電路、顯示基板和顯示裝置，涉及顯示【技術(shù)領(lǐng)域】，能夠降低電路被擊穿失效的風(fēng)險(xiǎn)。該靜電放電保護(hù)電路包括：第一薄膜晶體管，其源極連接于第一參考電平端，其柵極和漏極相互連接作為第一節(jié)點(diǎn)；第二薄膜晶體管，其源極連接于所述第一節(jié)點(diǎn)，其柵極和漏極相互連接作為放電端；第三薄膜晶體管，其源極連接于所述放電端，其柵極和漏極相互連接作為第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)連接于所述第一節(jié)點(diǎn)；第四薄膜晶體管，其源極連接于所述第二節(jié)點(diǎn)，其柵極和漏極連接于第二參考電平端。
【專利說(shuō)明】靜電放電保護(hù)電路、顯示基板和顯示裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種靜電放電保護(hù)電路、顯示基板和顯示裝 置。

【背景技術(shù)】
[0002] 靜電放電（Electro-Static Discharge, ESD)保護(hù)電路是液晶顯示裝置以及有機(jī) 發(fā)光顯示裝置的重要組成部分，它可以使顯示裝置免于遭受在生產(chǎn)、運(yùn)輸、工作過(guò)程中的靜 電傷害。圖1中所示為現(xiàn)有的一種ESD保護(hù)電路結(jié)構(gòu)，該電路包括四個(gè)薄膜晶體管，在信號(hào) 線S傳輸正常信號(hào)時(shí)四個(gè)薄膜晶體管均不導(dǎo)通，ESD保護(hù)電路不起作用，當(dāng)信號(hào)線S上有正 電荷積累時(shí)，薄膜晶體管Ml和薄膜晶體管M2導(dǎo)通，此時(shí)信號(hào)線S向高電平端VGH泄放電荷， 實(shí)現(xiàn)靜電放電；當(dāng)信號(hào)線S上有負(fù)電荷積累時(shí)，薄膜晶體管M3和薄膜晶體管M4導(dǎo)通，此時(shí) 信號(hào)線S通過(guò)放電端向低電平端VGL泄放電荷，實(shí)現(xiàn)靜電放電。
[0003] 上述ESD保護(hù)電路在一定程度上能夠使顯示裝置免受靜電損害，但當(dāng)信號(hào)線S上 有大量電荷積累時(shí)，與信號(hào)線S連接的電路仍存在較高的被擊穿失效的風(fēng)險(xiǎn)。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明提供一種靜電放電保護(hù)電路、顯示基板和顯示裝置，能夠降低電路被擊穿 失效的風(fēng)險(xiǎn)。
[0005] 為解決上述技術(shù)問(wèn)題，本發(fā)明采用如下技術(shù)方案：
[0006] -方面，提供一種靜電保護(hù)電路，包括：第一薄膜晶體管，其源極連接于第一參考 電平端，其柵極和漏極相互連接作為第一節(jié)點(diǎn)；第二薄膜晶體管，其源極連接于所述第一節(jié) 點(diǎn)，其柵極和漏極相互連接作為放電端；第三薄膜晶體管，其源極連接于所述放電端，其柵 極和漏極連接相互連接作為第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)連接于所述第一節(jié)點(diǎn)；第四薄膜晶體 管，其源極連接于所述第二節(jié)點(diǎn)，其柵極和漏極連接于第二參考電平端。
[0007] 可選地，所述第一至第四薄膜晶體管均為N型薄膜晶體管，所述第一參考電平端 為高電平端，所述第二參考電平端為低電平端；或者所述第一至第四薄膜晶體管均為P型 薄膜晶體管，所述第一參考電平端為低電平端，所述第二參考電平端為高電平端。
[0008] 另一方面，提供一種靜電放電保護(hù)電路，包括：
[0009] 第一薄膜晶體管，其源極連接于第一參考電平端，其柵極和漏極相互連接作為第 一節(jié)點(diǎn)；第二薄膜晶體管，其源極連接于所述第一節(jié)點(diǎn)，其柵極和漏極相互連接作為放電 端；第三薄膜晶體管，其源極連接于所述放電端，其柵極和漏極相互連接作為第二節(jié)點(diǎn)；電 容，其第一端連接于所述第一節(jié)點(diǎn)，其第二端連接于所述第二節(jié)點(diǎn)；
[0010] 第四薄膜晶體管，其源極連接于所述第二節(jié)點(diǎn)，其柵極和漏極連接于第二參考電 平端。
[0011] 具體地，所述第一至第四薄膜晶體管均為N型薄膜晶體管，所述第一參考電平端 為高電平端，所述第二參考電平端為低電平端；或者，所述第一至第四薄膜晶體管均為P型 薄膜晶體管，所述第一參考電平端為低電平端，所述第二參考電平端為高電平端。
[0012] 另一方面，提供一種顯示基板，包括：上述靜電放電保護(hù)電路，所述靜電放電保護(hù) 電路的放電端連接于所述顯示基板中的信號(hào)線。
[0013] 具體地，所述信號(hào)線為數(shù)據(jù)線或柵線。
[0014] 另一方面，提供一種顯示裝置，包括：上述的顯示基板。
[0015] 本發(fā)明提供的靜電放電保護(hù)電路、顯示基板和顯示裝置，當(dāng)靜電放電保護(hù)電路的 放電端處電荷積累過(guò)高時(shí)，放電端向一個(gè)電平端泄放電荷的同時(shí)會(huì)擊穿與另一個(gè)電平端連 接的薄膜晶體管，增加了放電端向另一個(gè)電平端泄放電荷的通道，可以使放電端處積累的 電荷同時(shí)向兩個(gè)電平端泄放電荷，實(shí)現(xiàn)了電荷積累過(guò)高時(shí)的更快速的放電，從而降低了與 放電端連接的電路被擊穿失效的風(fēng)險(xiǎn)。

【專利附圖】

【附圖說(shuō)明】
[0016] 為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本 發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以 根據(jù)這些附圖獲得其他的附圖。
[0017] 圖1為現(xiàn)有技術(shù)的一種靜電放電保護(hù)電路的示意圖；
[0018] 圖2為本實(shí)施例中的一種靜電放電保護(hù)電路的示意圖；
[0019] 圖3為本實(shí)施例中的另一種靜電放電保護(hù)電路的示意圖；
[0020] 圖4為本實(shí)施例中的另一種靜電放電保護(hù)電路的示意圖；
[0021] 圖5為本實(shí)施例中的另一種靜電放電保護(hù)電路的示意圖。

【具體實(shí)施方式】
[0022] 下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完 整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于 本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他 實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0023] 如圖2所示，本發(fā)明實(shí)施例提供一種靜電放電保護(hù)電路，包括：第一薄膜晶體管 T1，其源極連接于第一參考電平端，其柵極和漏極相互連接作為第一節(jié)點(diǎn)P1 ;第二薄膜晶 體管T2,其源極連接于第一節(jié)點(diǎn)P1，其柵極和漏極相互連接作為放電端Q ;第三薄膜晶體管 T3,其源極連接于放電端Q，其柵極和漏極相互連接作為第二節(jié)點(diǎn)P2,第二節(jié)點(diǎn)P2連接于第 一節(jié)點(diǎn)P1 ;第四薄膜晶體管T4,其源極連接于第二節(jié)點(diǎn)P2,其柵極和漏極連接于第二參考 電平端。
[0024] 具體地，如圖2所示，上述第一至第四薄膜晶體管均為N型薄膜晶體管，上述第一 參考電平端為高電平端VGH，上述第二參考電平端為低電平端VGL。上述放電端Q用于連接 信號(hào)線，在信號(hào)線傳輸正常信號(hào)時(shí)四個(gè)薄膜晶體管均截止，此時(shí)該ESD保護(hù)電路不起作用。 當(dāng)放電端Q處有正電荷積累時(shí)，T2的柵-源電壓超過(guò)其閾值電壓使T2導(dǎo)通，此時(shí)第一節(jié)點(diǎn) P1的電位很高，T1的柵-源電壓超過(guò)其閾值電壓使T1導(dǎo)通，放電端Q處的正電荷通過(guò)第一 薄膜晶體管T1和第二薄膜晶體管T2向高電平端VGH泄放；同時(shí)，由于第一節(jié)點(diǎn)P1和第二 節(jié)點(diǎn)P2相連，第二節(jié)點(diǎn)P2的電位與第一節(jié)點(diǎn)P1的電位相同，第二節(jié)點(diǎn)P2的電位與低電平 端VGL的電位相差很大，使第四薄膜晶體管T4被反向擊穿，放電端Q處的正電荷通過(guò)第二 薄膜晶體管T2和第四薄膜晶體管T4向低電平端VGL泄放。當(dāng)放電端Q處有負(fù)電荷積累時(shí)， T3的柵-源電壓超過(guò)其閾值電壓使T3導(dǎo)通，此時(shí)第二節(jié)點(diǎn)P2電位很低，T4的柵-源電壓 超過(guò)其閾值電壓使T4導(dǎo)通，放電端Q處的負(fù)電荷可以通過(guò)第三薄膜晶體管T3和第四薄膜 晶體管T4向低電平端VGL泄放；同時(shí)，由于第二節(jié)點(diǎn)P2與第一節(jié)點(diǎn)P1相連，第一節(jié)點(diǎn)P1 和第二節(jié)點(diǎn)P2的電位相同，第一節(jié)點(diǎn)P1和高電平端VGH之間的電位相差很大，使第一薄膜 晶體管T1被反向擊穿，放電端Q處的負(fù)電荷通過(guò)第三薄膜晶體管T3和第一薄膜晶體管T1 向高電平端VGH泄放。
[0025] 或者，如圖3所示，上述第一至第四薄膜晶體管均為P型薄膜晶體管，上述第一參 考電平端為低電平端VGL，上述第二參考電平端為高電平端VGH。P型薄膜晶體管和N型薄 膜晶體管區(qū)別在于，N型薄膜晶體管閾值電壓為正值，當(dāng)N型薄膜晶體管柵-源電壓高于閾 值電壓時(shí)，N型薄膜晶體管導(dǎo)通，當(dāng)N型薄膜晶體管柵-源電壓低于閾值電壓時(shí)，N型薄膜晶 體管截止；P型薄膜晶體管閾值電壓為負(fù)值，P型薄膜晶體管柵-源電壓低于閾值電壓時(shí)，P 型薄膜晶體管導(dǎo)通，P型薄膜晶體管柵-源電壓高于閾值電壓時(shí)P型薄膜晶體管截止。圖 3所示的ESD保護(hù)電路中放電端Q處有正電荷積累時(shí)，T3的柵-源電壓低于閾值電壓使T3 導(dǎo)通，此時(shí)第二節(jié)點(diǎn)P2電位很高，T4的柵-源電壓低于閾值電壓使T4導(dǎo)通，放電端Q處的 正電荷可以通過(guò)第三薄膜晶體管T3和第四薄膜晶體管T4向高電平端VGH泄放，同時(shí)，由于 第一節(jié)點(diǎn)P1和第二節(jié)點(diǎn)P2相連，第一節(jié)點(diǎn)P1和第二節(jié)點(diǎn)P2的電位相同，第一節(jié)點(diǎn)P1的 電位和低電平端VGL的電位相差很大，使第一薄膜晶體管T1被反向擊穿，放電端Q處的正 電荷可以通過(guò)第三薄膜晶體管T3和第一薄膜晶體管T1向低電平端VGL泄放。類似的，當(dāng) 放電端Q處有負(fù)電荷積累時(shí)，負(fù)電荷通過(guò)T1和T2向低電平端泄放，以及負(fù)電荷通過(guò)T2和 反向擊穿后的T4向高電平端泄放。
[0026] 本實(shí)施例中的靜電放電保護(hù)電路，當(dāng)放電端處電荷積累過(guò)高時(shí)，放電端向一個(gè)電 平端泄放電荷的同時(shí)會(huì)擊穿與另一個(gè)電平端連接的薄膜晶體管，增加了放電端向另一個(gè)電 平端泄放電荷的通道，可以使放電端處積累的電荷同時(shí)向兩個(gè)電平端泄放電荷，實(shí)現(xiàn)了電 荷積累過(guò)高時(shí)的更快速的放電，從而降低了與放電端連接的電路被擊穿失效的風(fēng)險(xiǎn)。
[0027] 如圖4所示，本發(fā)明實(shí)施例提供一種靜電放電保護(hù)電路，包括：第一薄膜晶體管 T1，其源極連接于第一參考電平端，其柵極和漏極相互連接作為第一節(jié)點(diǎn)P1 ;第二薄膜晶 體管T2,其源極連接于第一節(jié)點(diǎn)P1，其柵極和漏極相互連接作為放電端Q ;第三薄膜晶體管 T3,其源極連接于放電端Q，其柵極和漏極相互連接作為第二節(jié)點(diǎn)P2 ;電容C，其第一端連接 于第一節(jié)點(diǎn)P1，其第二端連接于第二節(jié)點(diǎn)P2;第四薄膜晶體管T4,其源極連接于第二節(jié)點(diǎn) P2,其柵極和漏極連接于第二參考電平端。
[0028] 具體地，如圖4所示，上述第一至第四薄膜晶體管均為N型薄膜晶體管，上述第一 參考電平端為高電平端VGH，上述第二參考電平端為低電平端VGL ;上述放電端Q用于連接 信號(hào)線，在信號(hào)線傳輸正常信號(hào)時(shí)四個(gè)薄膜晶體管均截止，此時(shí)該ESD保護(hù)電路不起作用。 當(dāng)放電端Q處有正電荷積累時(shí)，T2的柵-源電壓超過(guò)其閾值電壓使T2導(dǎo)通，此時(shí)第一節(jié)點(diǎn) P1的電位很高，T1的柵-源電壓超過(guò)其閾值電壓使T1導(dǎo)通，放電端Q處的正電荷通過(guò)第一 薄膜晶體管T1和第二薄膜晶體管T2向高電平端VGH泄放；由于第一節(jié)點(diǎn)P1和第二節(jié)點(diǎn)P2 連接在電容c的兩端，P1的電位升高時(shí)電容C的自舉作用使P2的電位升高，第四薄膜晶體 管T4的源-漏電壓很高使T4被反向擊穿，P2的電位降低，T3的源-漏電壓很高使T3被 反向擊穿，放電端Q處的正電荷可以通過(guò)第三薄膜晶體管T3和第四薄膜晶體管T4向低電 平端VGL泄放。當(dāng)放電端Q上有負(fù)電荷積累時(shí)，T3的柵-源電壓超過(guò)其閾值電壓使T3導(dǎo) 通，此時(shí)第二節(jié)點(diǎn)P2電位很低，T4的柵-源電壓超過(guò)其閾值電壓使T4導(dǎo)通，放電端Q處的 負(fù)電荷可以通過(guò)第三薄膜晶體管T3和第四薄膜晶體管T4向低電平端VGL泄放，同時(shí)，由于 第一節(jié)點(diǎn)P1和第二節(jié)點(diǎn)P2連接于電容C的兩端，P2的電位降低時(shí)電容C的自舉作用使P1 的電位降低，T1的源-漏電壓很高使T1被反向擊穿，P1的電位升高，T2的源-漏電壓很高 從而使T2被反向擊穿，放電端Q處的負(fù)電荷可以通過(guò)第一薄膜晶體管T1和第二薄膜晶體 管T2向高電平端VGH泄放。
[0029] 或者，如圖5所示，上述第一至第四薄膜晶體管均為P型薄膜晶體管，上述第一參 考電平端為低電平端VGL，上述第二參考電平端為高電平端VGH。圖5所示的ESD保護(hù)電路 和圖4所示的ESD保護(hù)電路差別為圖5所示ESD保護(hù)電路中薄膜晶體管為P型薄膜晶體管， 圖4所示ESD保護(hù)電路中薄膜晶體管為N型薄膜晶體管，放電端Q處有正電荷積累時(shí)，正電 荷通過(guò)第三薄膜晶體管T3和第四薄膜晶體管T4向高電平端VGH泄放，以及正電荷通過(guò)第 一薄膜晶體管T1和第二薄膜晶體管T2向低電平端VGL釋放；放電端Q處有負(fù)電荷積累時(shí)， 負(fù)電荷通過(guò)第一薄膜晶體管T1和第二薄膜晶體管T2向低電平端VGL釋放，以及負(fù)電荷通 過(guò)第三薄膜晶體管T3和第四薄膜晶體管T4向高電平端VGH釋放。
[0030] 需要說(shuō)明的是，上述各薄膜晶體管的源極和漏極可以互換。
[0031] 本實(shí)施例中的靜電放電保護(hù)電路，當(dāng)放電端處電荷積累過(guò)高時(shí)，放電端向一個(gè)電 平端泄放電荷的同時(shí)會(huì)擊穿與另一個(gè)電平端連接的薄膜晶體管，增加了放電端向另一個(gè)電 平端泄放電荷的通道，可以使放電端處積累的電荷同時(shí)向兩個(gè)電平端泄放電荷，實(shí)現(xiàn)了電 荷積累過(guò)高時(shí)的更快速的放電，從而降低了與放電端連接的電路被擊穿失效的風(fēng)險(xiǎn)。
[0032] 本發(fā)明實(shí)施例提供一種顯示基板，包括：上述的靜電放電保護(hù)電路的放電端連接 于該顯示基板中的信號(hào)線。
[0033] 具體地，上述信號(hào)線可以為數(shù)據(jù)線或柵線。
[0034] 本發(fā)明實(shí)施例還提供一種顯示裝置，包括上述的顯示基板。
[0035] 該顯示裝置可以為：液晶面板、電子紙、0LED面板、手機(jī)、平板電腦、電視機(jī)、顯示 器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
[0036] 本發(fā)明實(shí)施例中的顯示基板和顯示裝置，當(dāng)靜電放電保護(hù)電路中放電端處電荷積 累過(guò)高時(shí)，放電端向一個(gè)電平端泄放電荷的同時(shí)會(huì)擊穿與另一個(gè)電平端連接的薄膜晶體 管，增加了放電端向另一個(gè)電平端泄放電荷的通道，可以使放電端處積累的電荷同時(shí)向兩 個(gè)電平端泄放電荷，實(shí)現(xiàn)了電荷積累過(guò)高時(shí)的更快速的放電，從而降低了與放電端連接的 電路被擊穿失效的風(fēng)險(xiǎn)。
[0037] 以上所述，僅為本發(fā)明的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何 熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵 蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1. 一種靜電放電保護(hù)電路，其特征在于，包括： 第一薄膜晶體管，其源極連接于第一參考電平端，其柵極和漏極相互連接作為第一節(jié) 占. 第二薄膜晶體管，其源極連接于所述第一節(jié)點(diǎn)，其柵極和漏極相互連接作為放電端； 第三薄膜晶體管，其源極連接于所述放電端，其柵極和漏極連接相互連接作為第二節(jié) 點(diǎn)，所述第二節(jié)點(diǎn)連接于所述第一節(jié)點(diǎn)； 第四薄膜晶體管，其源極連接于所述第二節(jié)點(diǎn)，其柵極和漏極連接于第二參考電平端。
2. 根據(jù)權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于， 所述第一至第四薄膜晶體管均為N型薄膜晶體管，所述第一參考電平端為高電平端， 所述第二參考電平端為低電平端； 或者，所述第一至第四薄膜晶體管均為P型薄膜晶體管，所述第一參考電平端為低電 平端，所述第二參考電平端為高電平端。
3. -種靜電放電保護(hù)電路，其特征在于，包括： 第一薄膜晶體管，其源極連接于第一參考電平端，其柵極和漏極相互連接作為第一節(jié) 占. 第二薄膜晶體管，其源極連接于所述第一節(jié)點(diǎn)，其柵極和漏極相互連接作為放電端； 第三薄膜晶體管，其源極連接于所述放電端，其柵極和漏極相互連接作為第二節(jié)點(diǎn)； 電容，其第一端連接于所述第一節(jié)點(diǎn)，其第二端連接于所述第二節(jié)點(diǎn)； 第四薄膜晶體管，其源極連接于所述第二節(jié)點(diǎn)，其柵極和漏極連接于第二參考電平端。
4. 根據(jù)權(quán)利要求3所述的靜電放電保護(hù)電路，其特征在于， 所述第一至第四薄膜晶體管均為N型薄膜晶體管，所述第一參考電平端為高電平端， 所述第二參考電平端為低電平端； 或者，所述第一至第四薄膜晶體管均為P型薄膜晶體管，所述第一參考電平端為低電 平端，所述第二參考電平端為高電平端。
5. -種顯示基板，其特征在于，包括： 如權(quán)利要求1至4中任意一項(xiàng)所述的靜電放電保護(hù)電路，所述靜電放電保護(hù)電路的放 電端連接于所述顯示基板中的信號(hào)線。
6. 根據(jù)權(quán)利要求5所述的顯示基板，其特征在于， 所述信號(hào)線為數(shù)據(jù)線或柵線。
7. -種顯示裝置，其特征在于，包括如權(quán)利要求5或6所述的顯示基板。
【文檔編號(hào)】H02H9/04GK104113053SQ201410160230
【公開(kāi)日】2014年10月22日 申請(qǐng)日期:2014年4月21日 優(yōu)先權(quán)日:2014年4月21日
【發(fā)明者】李永謙 申請(qǐng)人:京東方科技集團(tuán)股份有限公司