一種自動(dòng)時(shí)隙電平控制的系統(tǒng)及其實(shí)現(xiàn)方法
【專(zhuān)利摘要】本發(fā)明提供了一種自動(dòng)時(shí)隙電平控制的系統(tǒng)及其實(shí)現(xiàn)方法，包括數(shù)控衰減器、模數(shù)轉(zhuǎn)換器和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA，數(shù)控衰減器用來(lái)衰減模擬中頻信號(hào)的功率，模數(shù)轉(zhuǎn)換器完成中頻信號(hào)的模數(shù)轉(zhuǎn)換；FPGA完成時(shí)隙信號(hào)的功率統(tǒng)計(jì)、大功率時(shí)隙信號(hào)的選擇、控制數(shù)控衰減器的衰減和對(duì)時(shí)隙信號(hào)的數(shù)字域放大。本發(fā)明的有益效果是：采用硬件（數(shù)控衰減器）和軟件（FPGA數(shù)字增益控制）相互配合的方法，使得大功率的時(shí)隙電平受控，而小功率的時(shí)隙電平不衰減的目的。本發(fā)明實(shí)現(xiàn)起來(lái)非常的簡(jiǎn)單和有效，提高了系統(tǒng)的動(dòng)態(tài)范圍和性能，對(duì)于解決同類(lèi)的設(shè)計(jì)存在的技術(shù)難題具有非常大的參考和現(xiàn)實(shí)意義。
【專(zhuān)利說(shuō)明】一種自動(dòng)時(shí)隙電平控制的系統(tǒng)及其實(shí)現(xiàn)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及及采用時(shí)分多址的移動(dòng)通信網(wǎng)絡(luò)覆蓋及優(yōu)化領(lǐng)域，更具體說(shuō)，它涉及一種自動(dòng)時(shí)隙電平控制的系統(tǒng)及其實(shí)現(xiàn)方法。
【背景技術(shù)】
[0002]隨著移動(dòng)通信業(yè)務(wù)的迅猛發(fā)展，直放站、射頻拉遠(yuǎn)、多業(yè)務(wù)分布系統(tǒng)作為改善移動(dòng)網(wǎng)信號(hào)弱區(qū)、盲區(qū)的重要設(shè)備，以其投資較少、結(jié)構(gòu)簡(jiǎn)單、安裝方便靈活等優(yōu)點(diǎn)廣泛應(yīng)用于移動(dòng)通信網(wǎng)。未來(lái)的移動(dòng)通信系統(tǒng)存在著多頻、多模、多體制和多標(biāo)準(zhǔn)等問(wèn)題，這就限制了各種設(shè)備的互通和兼容，因此對(duì)軟件無(wú)線(xiàn)電技術(shù)的應(yīng)用提出了切實(shí)需求。為了提高系統(tǒng)的性?xún)r(jià)比，采用數(shù)字技術(shù)統(tǒng)一的硬件平臺(tái)是一種較好的解決方案。
[0003]時(shí)分多址把時(shí)間分割成互不重疊的時(shí)段(幀)，再將幀分割成互不重疊的時(shí)隙(信道)與用戶(hù)具有一一對(duì)應(yīng)關(guān)系，依據(jù)時(shí)隙區(qū)分來(lái)自不同地址的用戶(hù)信號(hào)，從而完成的多址連接。這是通信技術(shù)中基本多址技術(shù)之一。
[0004]自動(dòng)時(shí)隙電平控制是指當(dāng)系統(tǒng)工作于最大增益且輸出為最大功率時(shí)，增加任意時(shí)隙輸入信號(hào)電平系統(tǒng)對(duì)時(shí)隙輸出電平的控制能力。傳統(tǒng)的電平控制在進(jìn)行電平控制的時(shí)候采用數(shù)控衰減器對(duì)于整個(gè)鏈路的信號(hào)進(jìn)行衰減，所以當(dāng)某個(gè)時(shí)隙功率過(guò)大后，會(huì)將整個(gè)鏈路的信號(hào)進(jìn)行衰減，這必然使其他沒(méi)有過(guò)功率的時(shí)隙的功率也跟著降低，那么必然影響其它時(shí)隙用戶(hù)通話(huà)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是克服現(xiàn)有技術(shù)中的不足，提供一種自動(dòng)時(shí)隙電平控制的系統(tǒng)及其實(shí)現(xiàn)方法，
[0006]本發(fā)明的目的是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的。這種自動(dòng)時(shí)隙電平控制的系統(tǒng)，包括數(shù)控衰減器、模數(shù)轉(zhuǎn)換器和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA，數(shù)控衰減器用來(lái)衰減模擬中頻信號(hào)的功率，數(shù)控衰減器的衰減值由FPGA中的自動(dòng)時(shí)隙電平控制模塊計(jì)算并且通過(guò)FPGA配置，模數(shù)轉(zhuǎn)換器完成中頻信號(hào)的模數(shù)轉(zhuǎn)換；FPGA完成時(shí)隙信號(hào)的功率統(tǒng)計(jì)、大功率時(shí)隙信號(hào)的選擇、控制數(shù)控衰減器的衰減和對(duì)時(shí)隙信號(hào)的數(shù)字域放大。
[0007]本發(fā)明所述的這種自動(dòng)時(shí)隙電平控制的實(shí)現(xiàn)方法，采用數(shù)控衰減器和軟件FPGA數(shù)字增益控制相互配合的方法，跟據(jù)一段時(shí)間內(nèi)的時(shí)隙功率的最大值控制數(shù)控衰減器將整個(gè)鏈路的信號(hào)經(jīng)行衰減，防止模擬中頻信號(hào)過(guò)大造成AD采樣溢出。然后在FPGA中數(shù)字域?qū)γ總€(gè)時(shí)隙的信號(hào)做相應(yīng)的放大以補(bǔ)償不必要的衰減，達(dá)到大功率的時(shí)隙電平受控，而小功率的時(shí)隙電平不衰減的目的。
[0008]具體實(shí)現(xiàn)方法為:現(xiàn)場(chǎng)可編程門(mén)陣列FPGA對(duì)經(jīng)過(guò)整體衰減的時(shí)隙信號(hào)每個(gè)對(duì)應(yīng)時(shí)隙的累加功率Pslot_acc與門(mén)限做運(yùn)算:10*lg (Pthreshold/Pslot_acc),求得每個(gè)對(duì)應(yīng)時(shí)隙的功率低于門(mén)限多少個(gè)db (Ndb_low);如果Ndb_low大于等于數(shù)控衰減器的衰減值Ndb_exceed則數(shù)字時(shí)隙增益控制模塊對(duì)對(duì)應(yīng)時(shí)隙信號(hào)放大Ndb_exceed,如果Ndb_low小于Ndb_exceed則數(shù)字時(shí)隙增益控制模塊對(duì)對(duì)應(yīng)時(shí)隙信號(hào)放大Ndb_low。
[0009]本發(fā)明的有益效果是:采用硬件(數(shù)控衰減器)和軟件(FPGA數(shù)字增益控制)相互配合的方法，使得大功率的時(shí)隙電平受控，而小功率的時(shí)隙電平不衰減的目的。本發(fā)明實(shí)現(xiàn)起來(lái)非常的簡(jiǎn)單和有效，提高了系統(tǒng)的動(dòng)態(tài)范圍和性能，對(duì)于解決同類(lèi)的設(shè)計(jì)存在的技術(shù)難題具有非常大的參考和現(xiàn)實(shí)意義。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0010]圖1是本發(fā)明的實(shí)現(xiàn)整體框圖；
[0011]圖2是沒(méi)有經(jīng)過(guò)電平控制的超過(guò)門(mén)限的時(shí)隙信號(hào)；
[0012]圖3是數(shù)控衰減器根據(jù)最大功率的時(shí)隙信號(hào)功率值對(duì)整個(gè)鏈路的信號(hào)進(jìn)行衰減；
[0013]圖4是對(duì)于沒(méi)有過(guò)功率的時(shí)隙進(jìn)行數(shù)字放大以補(bǔ)償數(shù)控衰減器的衰減。
【具體實(shí)施方式】 [0014]下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明做進(jìn)一步描述。
[0015]圖1是本發(fā)明的整體實(shí)現(xiàn)框圖，由三個(gè)部分組成:數(shù)控衰減器、模數(shù)轉(zhuǎn)換器(AD)、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)。數(shù)控衰減器用來(lái)衰減模擬中頻信號(hào)的功率，數(shù)控衰減器的衰減值由FPGA中的自動(dòng)時(shí)隙電平控制模塊計(jì)算并且通過(guò)FPGA配置。模數(shù)轉(zhuǎn)換器(AD)完成中頻信號(hào)的模數(shù)轉(zhuǎn)換。FPGA完成時(shí)隙信號(hào)的功率統(tǒng)計(jì)、大功率時(shí)隙信號(hào)的選擇、控制數(shù)控衰減器的衰減和對(duì)時(shí)隙信號(hào)的數(shù)字域放大。【具體實(shí)施方式】如下:
[0016]FPGA首先對(duì)AD送來(lái)的數(shù)字信號(hào)求平方，得到信號(hào)的單點(diǎn)功率，然后FPGA對(duì)每個(gè)時(shí)隙的功率進(jìn)行累加得到每個(gè)時(shí)隙的累加功率值Psl()t—a。。，取每段時(shí)間內(nèi)T (比如1000個(gè)時(shí)隙的時(shí)間長(zhǎng)度)的時(shí)隙累加功率PslC的最大值PslO與門(mén)限Pthreshtjld做運(yùn)算:(10*lg(Pslot-.acc—max/P threshold ))，求得 Pslot_acc_max超過(guò)門(mén)限Pthreshold多少個(gè)db (Ntlbexceed)，然后FPGA控
制數(shù)控衰減器衰減Ndb—使得整個(gè)鏈路的信號(hào)衰減Ndb—這時(shí)整個(gè)鏈路的信號(hào)功率都小于等于門(mén)限Pthreshtjld,防止AD采樣和數(shù)字域信號(hào)的溢出。
[0017]因?yàn)樵贔PGA里面不適合做除法和做對(duì)數(shù)運(yùn)算，我們采用了查找表的方法來(lái)實(shí)現(xiàn)公式(10*lg (Psiot_acc_max/Pthreshoid)):ffl mat lab 計(jì)算好門(mén)限增加 Idb 到 32db 的值 Pthrestold xdb
(Pthreshold—xdb 由么 IO5^l g ( Pthreshold xdb/^threshold
)=x求得)，PtoeshtjldJb經(jīng)過(guò)量化以后存在FPGA
的 RAM 中? PslQt—a。。—max 先與 Pthreshold—32db 的值比較，如果 P^lot—a。?！猰ax 大于 Pthreshold—32db，則acc_max超過(guò)門(mén)限threshold32個(gè)db，如果不大于再與 PthreshoId—31 db 比較，直到找到P—”大于Pthreshold_xdb 的 X，取終求得 Psdot—acc—πιεκ 超過(guò)丨 I 限 PthresIrold 多少個(gè) db ( Ndb exceed)。
[0018]如圖2所示:在一段時(shí)間內(nèi)T內(nèi)得到最大功率的時(shí)隙(時(shí)隙A)超過(guò)門(mén)限10db，F(xiàn)PGA控制數(shù)控衰減器衰減10db，整個(gè)鏈路的信號(hào)整體衰減了 IOdb如圖3所示。
[0019]經(jīng)過(guò)整體衰減的時(shí)隙信號(hào)的功率都小于等于門(mén)限了，接下來(lái)FPGA對(duì)每個(gè)對(duì)應(yīng)時(shí)隙的累加功率Pslrt a。。與門(mén)限做運(yùn)算:(10*lg (Pthreshold/Pslot_acc,計(jì)算方法也采用上面介紹的查找表的方法實(shí)現(xiàn))求得每個(gè)對(duì)應(yīng)時(shí)隙的功率低于門(mén)限多少個(gè)db (Ndb low),如果Ndb—lOT大于等于數(shù)控衰減器的衰減值Ndb—?jiǎng)t數(shù)字時(shí)隙增益控制模塊對(duì)對(duì)應(yīng)時(shí)隙信號(hào)放大Ndb—
如果Ndb—ItM小于Ndb—?jiǎng)t數(shù)字時(shí)隙增益控制模塊對(duì)對(duì)應(yīng)時(shí)隙信號(hào)放大Ndb—lOT。
[0020]如圖2所示，求得經(jīng)過(guò)整體衰減的時(shí)隙信號(hào)時(shí)隙A的Ndb lOT a的值為Odb，時(shí)隙B的Ndbjo0的值為20db，時(shí)隙C的Ndb lOT。的值為15db，時(shí)隙D的Ndb lOT d的值為5db，則數(shù)字時(shí)隙增益控制模塊需要對(duì)時(shí)隙A放大Odb、時(shí)隙B放大10db，、時(shí)隙C放大10db，時(shí)隙D放大5db,如圖4所示。
[0021]數(shù)字時(shí)隙增益控制模塊的實(shí)現(xiàn)也采用查找表的方法實(shí)現(xiàn)，采用matlab計(jì)算出信號(hào)放大Idb到32db的需要乘以的值Pmulti xdb (Pmulti xdb由公式20*lg (Pmulti xdb) =X求得)經(jīng)過(guò)量化后存在FPGA RAM中，根據(jù)每個(gè)時(shí)隙需要放大的值采用查找表的方法輸出相應(yīng)的值與信號(hào)做相乘運(yùn)算從而放大時(shí)隙信號(hào)。
[0022]以上所述是僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本【技術(shù)領(lǐng)域】的技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和修飾，這些改進(jìn)和修飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種自動(dòng)時(shí)隙電平控制的系統(tǒng)，其特征在于:包括數(shù)控衰減器、模數(shù)轉(zhuǎn)換器和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA，數(shù)控衰減器用來(lái)衰減模擬中頻信號(hào)的功率，數(shù)控衰減器的衰減值由FPGA中的自動(dòng)時(shí)隙電平控制模塊計(jì)算并且通過(guò)FPGA配置，模數(shù)轉(zhuǎn)換器完成中頻信號(hào)的模數(shù)轉(zhuǎn)換；FPGA完成時(shí)隙信號(hào)的功率統(tǒng)計(jì)、大功率時(shí)隙信號(hào)的選擇、控制數(shù)控衰減器的衰減和對(duì)時(shí)隙信號(hào)的數(shù)字域放大。
2.一種采用如權(quán)利要求1所述的自動(dòng)時(shí)隙電平控制的系統(tǒng)的實(shí)現(xiàn)方法，其特征在于:采用數(shù)控衰減器和軟件FPGA數(shù)字增益控制相互配合的方法，跟據(jù)一段時(shí)間內(nèi)的時(shí)隙功率的最大值控制數(shù)控衰減器將整個(gè)鏈路的信號(hào)經(jīng)行衰減，防止模擬中頻信號(hào)過(guò)大造成AD采樣溢出。然后在FPGA中數(shù)字域?qū)γ總€(gè)時(shí)隙的信號(hào)做相應(yīng)的放大以補(bǔ)償不必要的衰減，達(dá)到大功率的時(shí)隙電平受控，而小功率的時(shí)隙電平不衰減的目的。
3.根據(jù)權(quán)利要求2所述的自動(dòng)時(shí)隙電平控制的實(shí)現(xiàn)方法，其特征在于:現(xiàn)場(chǎng)可編程門(mén)陣列FPGA對(duì)經(jīng)過(guò)整體衰減的時(shí)隙信號(hào)每個(gè)對(duì)應(yīng)時(shí)隙的累加功率Pslot_aCC與門(mén)限做運(yùn)算:10*lg (Pthreshold/Pslot_acc),求得每個(gè)對(duì)應(yīng)時(shí)隙的功率低于門(mén)限多少個(gè)db (Ndb_low)；如果Ndb_low大于等于數(shù)控衰減器的衰減值Ndb_exceed則數(shù)字時(shí)隙增益控制模塊對(duì)對(duì)應(yīng)時(shí)隙信號(hào)放大Ndb_exceed,如果Ndb_low小于Ndb_exceed則數(shù)字時(shí)隙增益控制模塊對(duì)對(duì)應(yīng)時(shí)隙信號(hào)放大Ndb_low。
【文檔編號(hào)】H03G3/20GK103840783SQ201410068252
【公開(kāi)日】2014年6月4日 申請(qǐng)日期:2014年2月27日 優(yōu)先權(quán)日:2014年2月27日
【發(fā)明者】王利強(qiáng), 王文元, 金淮東, 朱懷環(huán), 李勝朝 申請(qǐng)人:三維通信股份有限公司