本發(fā)明涉及低功耗藍(lán)牙，特別是一種用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路。

背景技術(shù)：

1、在ble(bluetooth?low?energy，低功耗藍(lán)牙)soc系統(tǒng)中，需要將處在待機(jī)狀態(tài)的芯片通過外部操作喚醒，而且，在芯片處在待機(jī)狀態(tài)時需要維持盡可能低的功耗。

2、通常芯片在待機(jī)狀態(tài)下，需要保留時鐘、數(shù)字電源、邏輯電路和寄存器配置等模塊來檢測外部喚醒。當(dāng)外部進(jìn)行喚醒動作時，邏輯電路在時鐘的控制下通過一系列時序邏輯將芯片喚醒。這個時鐘在跳動過程中會在邏輯電路中產(chǎn)生動態(tài)功耗，同時喚醒邏輯電路本身包含邏輯門較多也會產(chǎn)生靜態(tài)功耗，這時候待機(jī)功耗普遍在500na以上。

技術(shù)實(shí)現(xiàn)思路

1、針對現(xiàn)有技術(shù)存在的上述問題，本發(fā)明提供一種用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，通過使用與門、或門、反相器和d觸發(fā)器實(shí)現(xiàn)芯片的低功耗喚醒過程，大大簡化了低功耗藍(lán)牙soc芯片的喚醒過程，大幅降低了芯片待機(jī)時的功耗。

2、為了實(shí)現(xiàn)上述目的，本發(fā)明采用的一個技術(shù)方案是：提供一種用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，包括與門；輸入或門，其具有多個輸入端，每一個輸入端接入一路外部喚醒信號，輸出端與與門的第一輸入端電連接；d觸發(fā)器，其復(fù)位端接入復(fù)位控制信號，時鐘輸入端與與門的輸出端電連接；反相器，其輸入端接入時鐘使能信號，輸出端分別與與門的第二輸入端和d觸發(fā)器的數(shù)據(jù)輸入端電連接；第一輸出或門，其第一輸入端接入時鐘使能信號，第二輸入端與d觸發(fā)器的輸出端電連接，輸出端輸出時鐘輸出使能信號；第二輸出或門，其第一輸入端接入電源使能信號，第二輸入端與d觸發(fā)器的輸出端電連接，輸出端輸出電源輸出使能信號。

3、本發(fā)明的有益效果是：本發(fā)明通過使用與門、或門、反相器和d觸發(fā)器構(gòu)成喚醒邏輯電路，電路結(jié)構(gòu)簡單，待機(jī)時不需要時鐘模塊，邏輯功能簡單，只需要幾個邏輯門即可實(shí)現(xiàn)低功耗喚醒過程，大大簡化了低功耗藍(lán)牙soc芯片的喚醒過程，而且待機(jī)時僅需保持2bits寄存器來維持電平,消除了動態(tài)功耗，只有邏輯門產(chǎn)生的靜態(tài)功耗，大幅降低了芯片待機(jī)時的功耗。

技術(shù)特征：

1.一種用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的用于低功耗藍(lán)牙芯片的喚醒邏輯電路，其特征在于，所述輸入或門的輸入端的個數(shù)與外部待喚醒通路的個數(shù)相同。

3.根據(jù)權(quán)利要求1所述的用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，其特征在于，所述時鐘使能信號的電平和所述電源使能信號的電平均通過相應(yīng)的寄存器進(jìn)行維持。

4.根據(jù)權(quán)利要求1所述的用于低功耗藍(lán)牙芯片的喚醒邏輯電路，其特征在于，當(dāng)所述外部喚醒信號為高電平時，對所述低功耗藍(lán)牙soc芯片進(jìn)行喚醒操作。

5.根據(jù)權(quán)利要求1所述的用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，其特征在于，所述時鐘輸出使能信號控制所述低功耗藍(lán)牙soc芯片內(nèi)的時鐘的開關(guān)，所述電源輸出使能信號控制所述低功耗藍(lán)牙soc芯片內(nèi)的大功率電源的開關(guān)。

6.根據(jù)權(quán)利要求1所述的用于低功耗藍(lán)牙soc芯片的喚醒邏輯電路，其特征在于，當(dāng)所述復(fù)位控制信號、所述時鐘使能信號和所述電源使能信號均為高電平時，所述低功耗藍(lán)牙soc芯片正常工作。

7.根據(jù)權(quán)利要求1所述的用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，其特征在于，當(dāng)所述低功耗藍(lán)牙soc芯片準(zhǔn)備進(jìn)入待機(jī)狀態(tài)時，所述d觸發(fā)器通過將其復(fù)位端接入的所述復(fù)位控制信號設(shè)置為低電平、再設(shè)置為高電平后進(jìn)行復(fù)位，所述d觸發(fā)器的輸出端保持低電平不變。

8.根據(jù)權(quán)利要求3所述的用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，其特征在于，當(dāng)所述低功耗藍(lán)牙soc芯片處于待機(jī)狀態(tài)時，所述低功耗藍(lán)牙soc內(nèi)只保留低功耗數(shù)字電源、所述低功耗喚醒邏輯電路和分別維持所述時鐘使能信號的電平與所述電源使能信號的電平的相應(yīng)的所述寄存器繼續(xù)工作，以對所述外部喚醒信號進(jìn)行檢測。

9.根據(jù)權(quán)利要求1所述的用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，其特征在于，當(dāng)所述低功耗藍(lán)牙soc芯片處于待機(jī)狀態(tài)時，所述時鐘使能信號和所述電源使能信號均保持低電平不變。

10.根據(jù)權(quán)利要求5所述的用于低功耗藍(lán)牙soc芯片的低功耗喚醒邏輯電路，其特征在于，當(dāng)外部進(jìn)行喚醒操作時，所述時鐘輸出使能信號和所述電源輸出使能信號均由低電平變?yōu)楦唠娖?，此時，所述低功耗藍(lán)牙soc芯片內(nèi)的所述時鐘的開關(guān)和所述大功率電源的開關(guān)均打開。

技術(shù)總結(jié)
本發(fā)明公開了一種用于低功耗藍(lán)牙SOC芯片的低功耗喚醒邏輯電路，屬于低功耗藍(lán)牙技術(shù)領(lǐng)域。該電路包括與門；輸入或門，其具有多個輸入端，每一個輸入端接入一路外部喚醒信號，輸出端與與門的第一輸入端電連接；D觸發(fā)器，復(fù)位端接入復(fù)位控制信號，時鐘輸入端與與門的輸出端電連接；反相器輸入端接入時鐘使能信號，輸出端分別與與門的第二輸入端和D觸發(fā)器的數(shù)據(jù)輸入端電連接；第一輸出或門，第一輸入端接入時鐘使能信號，第二輸入端與D觸發(fā)器的輸出端電連接，輸出端為時鐘輸出使能信號；第二輸出或門，第一輸入端接入電源使能信號，第二輸入端與D觸發(fā)器的輸出端電連接，輸出端為電源輸出使能信號。本發(fā)明能簡化芯片喚醒過程，降低芯片待機(jī)功耗。

技術(shù)研發(fā)人員：蘇杰,湯劍橋,徐祎喆,朱勇
受保護(hù)的技術(shù)使用者：百瑞互聯(lián)集成電路（上海）有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/15