本發(fā)明涉及微電子器件，尤其涉及一種多結(jié)氧化鉿基鐵電晶體管及三維集成制備方法。

背景技術(shù)：

1、自2011年氧化鉿在實驗上被發(fā)現(xiàn)具有鐵電性之后，氧化鉿基鐵電薄膜發(fā)展迅速，在小于10nm的厚度下剩余極化超過20μc/cm2，同時在疲勞性能、保持性能等方面均有巨大的進步。

2、鐵電晶體管(fefet)是鐵電薄膜的應(yīng)用方向之一，其與場效應(yīng)晶體管(mosfet)的結(jié)構(gòu)相似，主要區(qū)別為mosfet中的柵極氧化層替換為鐵電層，利用鐵電層雙穩(wěn)態(tài)特性使晶體管轉(zhuǎn)移特性曲線發(fā)生漂移，以此作為存儲器件利用，由于當前常用的閃存單元與fefet在存儲過程上相似且同為非易失性存儲，故可以高速讀寫的fefet有替換閃存的潛力。

3、目前fefet的主要溝道材料為摻雜氧化硅，氧化硅由于與鐵電薄膜的界面不佳，會嚴重影響鐵電層的性能，因此新型的溝道材料，比如第三代半導(dǎo)體材料，例如氮化鎵、碳化硅、氧化鋅等材料成為了替代氧化硅的候選材料。

4、目前第三代半導(dǎo)體溝道器件主要的問題為薄膜的工藝問題，第三代半導(dǎo)體薄膜在熱處理前后性能差異巨大，熱處理之后電子遷移率急劇上升，這導(dǎo)致了在熱處理之后的器件難以控制溝道的斷開，造成了開關(guān)比較小且柵控能力差的問題，若薄膜不進行熱處理，則遷移率較低需要較大的尺寸不利于三維集成。

技術(shù)實現(xiàn)思路

1、有鑒于此，本發(fā)明實施例提供了一種多結(jié)氧化鉿基鐵電晶體管及三維集成制備方法，提高了響應(yīng)速率，降低了功耗，有望滿足先進微電子器件的發(fā)展需求。

2、為達到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的：

3、第一方面，本發(fā)明實施例提供了一種多結(jié)氧化鉿基鐵電晶體管，包括：自下而上的硅襯底、氧化硅隔離層及至少一個晶體管單元，所述晶體管單元包括水平方向依次分布的垂直于所述硅襯底的柵極、垂直于所述硅襯底的鐵電層、垂直方向依次分布的漏極、堆疊溝道及源極，所述堆疊溝道堆疊了p型與n型半導(dǎo)體溝道材料，形成n/p/n/p/n堆疊順序的層狀垂直溝道，所述漏極、所述堆疊溝道及所述源極與所述鐵電層垂直，所述氧化物隔離層在各個器件之間沉積。

4、優(yōu)選地，所述半導(dǎo)體溝道材料包括zno基半導(dǎo)體材料，如izo、igzo、azo中的一種或多種。

5、優(yōu)選地，所述氧化鉿鐵電層的材料包含氧化鉿或摻雜氧化鉿，所述摻雜氧化鉿中摻雜的元素為鋯、鋁、鎵、鑭和釔中一種或幾種。

6、第二方面，本發(fā)明實施例提供了一種多結(jié)氧化鉿基鐵電晶體管的三維集成制備方法，所述方法包括：

7、步驟1：使用硅作為襯底得到硅襯底；

8、步驟2：采用磁控濺射沉積在所述硅襯底表面沉積氧化物層；

9、步驟3：采用磁控濺射沉積在所述襯底沉積金屬層源極；

10、步驟4：采用磁控濺射沉積在所述襯底上交替沉積n型半導(dǎo)體層與p型半導(dǎo)體層，形成n/p/n/p/n堆疊順序的層狀垂直溝道；

11、步驟5：采用磁控濺射沉積在所述襯底沉積金屬層漏極；

12、步驟6：對上述結(jié)構(gòu)進行多次光刻圖形化并刻蝕，呈現(xiàn)階梯形裸露，包括源極-半導(dǎo)體層/柵極-氧化物層三級階梯，并以此為基本單元重復(fù)；

13、步驟7：在階梯另一側(cè)進行光刻并刻蝕，形成通孔，依次沉積鐵電層與柵極；

14、步驟8：以氧化物填充階梯；

15、步驟9：采用快速熱退火工藝進行退火處理。

16、優(yōu)選地，所述退火溫度為300-600℃。

17、優(yōu)選地，在所述襯底上依次沉積氧化物層、金屬層、半導(dǎo)體層、金屬層。

18、優(yōu)選地，所述金屬層包括柵極、源極、漏極，金屬層材料包括氮化鈦、鉬鈦、鎢、鉑、金的一種或多種。

19、本發(fā)明實施例提供了一種多結(jié)氧化鉿基鐵電晶體管及三維集成制備方法，包括：自下而上的硅襯底、氧化硅隔離層及至少一個晶體管單元，所述晶體管單元包括水平方向依次分布的垂直于所述硅襯底的柵極、垂直于所述硅襯底的鐵電層、垂直方向依次分布的漏極、堆疊溝道及源極，所述堆疊溝道堆疊了p型與n型半導(dǎo)體溝道材料，形成n/p/n/p/n堆疊順序的層狀垂直溝道，所述漏極、所述堆疊溝道及所述源極與所述鐵電層垂直，所述氧化物隔離層在各個器件之間沉積；如此，通過磁控濺射的方式沿垂直方向堆疊了p型與n型半導(dǎo)體溝道材料，形成n/p/n/p/n堆疊順序的層狀垂直溝道，層狀堆疊溝道形成了四對pn結(jié)。當晶體管開啟時，兩層p型半導(dǎo)體反型為n型使得溝道沿垂直方向?qū)?，當晶體管被關(guān)斷時，四對pn結(jié)阻礙了電流在源漏之間的流動，與常見的晶體管相比，多個pn結(jié)保證了在關(guān)斷狀態(tài)時源漏電流保持在一個足夠小的狀態(tài)而開態(tài)時不受影響，提高了開關(guān)比，減少了高集成度下因關(guān)態(tài)電流較大導(dǎo)致的存儲數(shù)據(jù)錯誤現(xiàn)象，同時多個p區(qū)降低了晶體管的亞閾值擺幅，提高了響應(yīng)速率，降低了功耗，有望滿足先進微電子器件的發(fā)展需求。

技術(shù)特征：

1.一種多結(jié)氧化鉿基鐵電晶體管，其特征在于，包括：自下而上的硅襯底、氧化硅隔離層及至少一個晶體管單元，所述晶體管單元包括水平方向依次分布的垂直于所述硅襯底的柵極、垂直于所述硅襯底的鐵電層、垂直方向依次分布的漏極、堆疊溝道及源極，所述堆疊溝道堆疊了p型與n型半導(dǎo)體溝道材料，形成n/p/n/p/n堆疊順序的層狀垂直溝道，所述漏極、所述堆疊溝道及所述源極與所述鐵電層垂直，所述氧化物隔離層在各個器件之間沉積。

2.如權(quán)利要求1所述的多結(jié)氧化鉿基鐵電晶體管，其特征在于，所述半導(dǎo)體溝道材料包括zno基半導(dǎo)體材料，如izo、igzo、azo中的一種或多種。

3.如權(quán)利要求1所述的多結(jié)氧化鉿基鐵電晶體管，其特征在于，所述氧化鉿鐵電層的材料包含氧化鉿或摻雜氧化鉿，所述摻雜氧化鉿中摻雜的元素為鋯、鋁、鎵、鑭和釔中一種或幾種。

4.一種多結(jié)氧化鉿基鐵電晶體管的三維集成制備方法，其特征在于，所述方法包括：

5.根據(jù)權(quán)利要求4所述的多結(jié)氧化鉿基鐵電晶體管的三維集成制備方法，其特征在于，所述退火溫度為300-600℃。

6.根據(jù)權(quán)利要求4所述的多結(jié)氧化鉿基鐵電晶體管的三維集成制備方法，其特征在于，在所述襯底上依次沉積氧化物層、金屬層、半導(dǎo)體層、金屬層。

7.根據(jù)權(quán)利要求4所述的多結(jié)氧化鉿基鐵電晶體管的三維集成制備方法，其特征在于，所述金屬層包括柵極、源極、漏極，金屬層材料包括氮化鈦、鉬鈦、鎢、鉑、金的一種或多種。

技術(shù)總結(jié)
本發(fā)明公開了一種多結(jié)氧化鉿基鐵電晶體管及三維集成制備方法，包括：自下而上的硅襯底、氧化硅隔離層及至少一個晶體管單元，晶體管單元包括水平方向依次分布的垂直于硅襯底的柵極、垂直于硅襯底的鐵電層、垂直方向依次分布的漏極、堆疊溝道及源極，堆疊溝道堆疊了P型與N型半導(dǎo)體溝道材料，形成N/P/N/P/N堆疊順序的層狀垂直溝道，漏極、堆疊溝道及源極與鐵電層垂直，氧化物隔離層在各個器件之間沉積；如此，多個PN結(jié)保證了在關(guān)斷狀態(tài)時源漏電流保持在一個足夠小的狀態(tài)而開態(tài)時不受影響，提高了開關(guān)比，減少了高集成度下因關(guān)態(tài)電流較大導(dǎo)致的存儲數(shù)據(jù)錯誤現(xiàn)象，多個P區(qū)降低了晶體管的亞閾值擺幅，提高了響應(yīng)速率，降低了功耗。

技術(shù)研發(fā)人員：廖敏,劉洲洋,曾斌建,鄭帥至,楊瓊,彭強祥
受保護的技術(shù)使用者：湘潭大學(xué)
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/15