本申請涉及半導體，尤其涉及一種半導體存儲器件及其制作方法。

背景技術：

1、隨著半導體技術的發(fā)展，半導體存儲器件被廣泛地應用在各種電子設備中。半導體存儲器件包括字線（word?line，簡稱wl）、位線（bit?line，簡稱bl）、晶體管和電容器。晶體管的柵極與字線相連，晶體管的漏極與位線相連，晶體管的源極與電容器相連。通過字線控制晶體管的打開或關閉，并通過位線在電容器中讀寫數(shù)據(jù)。

2、然而，相鄰的位線之間容易發(fā)生電耦合，降低半導體存儲器件的性能。

技術實現(xiàn)思路

1、本申請實施例提供一種半導體存儲器件及其制作方法，用以達到降低位線之間的耦合的效果。

2、第一方面，本申請實施例提供一種半導體存儲器件，其包括：襯底；多個堆疊結(jié)構，位于所述襯底上，并在垂直方向上彼此隔離，所述多個堆疊結(jié)構包括半導體層，所述半導體層包括第一摻雜區(qū)、溝道區(qū)和第二摻雜區(qū)；字線，沿所述垂直方向延伸，并鄰接所述溝道區(qū)；位線，沿水平方向延伸，并與所述第一摻雜區(qū)電性連接；第一隔離層，位于相鄰所述位線之間，所述第一隔離層的材質(zhì)包括半導體材料。

3、在一種可能的實施方式中，所述第一隔離層圍繞部分所述位線和部分所述第一摻雜區(qū)。

4、在一種可能的實施方式中，所述第一隔離層覆蓋所述位線的部分上表面、部分下表面和部分側(cè)面，所述位線的上表面和下表面沿所述垂直方向相對。

5、在一種可能的實施方式中，所述堆疊結(jié)構還包括設置在相鄰所述半導體層之間的絕緣層，所述絕緣層和所述第一隔離層彼此相對的表面相重疊。

6、在一種可能的實施方式中，所述堆疊結(jié)構還包括第二隔離層，所述第二隔離層設置在所述半導體層和所述第一隔離層之間。

7、在一種可能的實施方式中，沿所述垂直方向，所述第一隔離層在所述襯底上的正投影和所述溝道區(qū)在所述襯底上的正投影相間隔。

8、在一種可能的實施方式中，還包括第一電極、第二電極，以及設置在所述第一電極和所述第二電極之間的電介質(zhì)層，所述第一電極與所述第二摻雜區(qū)電性連接。

9、在一種可能的實施方式中，還包括第一金屬硅化物和第二金屬硅化物；所述第一金屬硅化物位于所述位線和所述第一摻雜區(qū)之間，所述第二金屬硅化物位于所述第一電極和所述第二摻雜區(qū)之間。

10、在一種可能的實施方式中，所述字線包括第一字線和第二字線；所述第一字線與所述溝道區(qū)的第一側(cè)鄰接，所述第二字線與所述溝道區(qū)的第二側(cè)鄰接，所述溝道區(qū)的第二側(cè)和所述第一側(cè)沿所述位線的延伸方向相對。

11、本申請實施例提供的半導體存儲器件包括襯底、多個堆疊結(jié)構、字線、位線和第一隔離層。其中，多個堆疊結(jié)構位于襯底上，并在垂直方向上彼此隔離，多個堆疊結(jié)構包括半導體層，半導體層包括第一摻雜區(qū)、溝道區(qū)和第二摻雜區(qū)。字線沿垂直方向延伸并鄰接溝道區(qū)，位線沿水平方向延伸并與第一摻雜區(qū)電性連接。第一隔離層位于相鄰位線之間，第一隔離層的材質(zhì)包括半導體材料。利用半導體材料隔離相鄰的位線，可以降低相鄰的位線之間的電耦合，從而提高半導體存儲器件的性能。

12、第二方面，本申請實施例提供一種半導體存儲器件的制作方法，包括：提供襯底；形成堆疊結(jié)構、字線、位線和第一隔離層；其中，所述堆疊結(jié)構位于所述襯底上，并在垂直方向上彼此隔離，所述堆疊結(jié)構包括半導體層，所述半導體層包括第一摻雜區(qū)、溝道區(qū)和第二摻雜區(qū)；所述字線沿所述垂直方向延伸，并鄰接所述溝道區(qū)；所述位線沿水平方向延伸，并與所述第一摻雜區(qū)電性連接；所述第一隔離層位于相鄰所述位線之間，所述第一隔離層的材質(zhì)包括半導體材料。

13、在一種可能的實施方式中，所述第一隔離層圍繞部分所述位線和部分所述第一摻雜層。

14、在一種可能的實施方式中，所述第一隔離層覆蓋所述位線的部分上表面、部分下表面和部分側(cè)面，所述位線的上表面和下表面沿所述垂直方向相對。

15、在一種可能的實施方式中，形成堆疊結(jié)構、字線、位線和第一隔離層，還包括：形成設置在相鄰所述半導體層之間的絕緣層，所述絕緣層和所述第一隔離層彼此相對的表面相重疊。

16、在一種可能的實施方式中，形成堆疊結(jié)構、字線、位線和第一隔離層，還包括：形成第二隔離層，所述第二隔離層設置在所述半導體層和所述第一隔離層之間。

17、在一種可能的實施方式中，沿所述垂直方向，所述第一隔離層在所述襯底上的正投影和所述溝道區(qū)在所述襯底上的正投影相間隔。

18、在一種可能的實施方式中，形成堆疊結(jié)構、字線、位線和第一隔離層，還包括：形成第一電極、第二電極，以及設置在所述第一電極和所述第二電極之間的電介質(zhì)層，所述第一電極與所述第二摻雜區(qū)電性連接。

19、在一種可能的實施方式中，形成堆疊結(jié)構、字線、位線和第一隔離層，還包括：形成第一金屬硅化物和第二金屬硅化物，所述第一金屬硅化物位于所述位線和所述第一摻雜區(qū)之間，所述第二金屬硅化物位于所述第一電極和所述第二摻雜區(qū)之間。

20、在一種可能的實施方式中，所述字線包括第一字線和第二字線；所述第一字線與所述溝道區(qū)的第一側(cè)鄰接，所述第二字線與所述溝道區(qū)的第二側(cè)鄰接，所述溝道區(qū)的第二側(cè)和所述第一側(cè)沿所述位線的延伸方向相對。

21、本申請實施例中的半導體存儲器件的制作方法中，在襯底上形成多個堆疊結(jié)構、字線、位線和第一隔離層。多個堆疊結(jié)構在垂直方向上彼此隔離，多個堆疊結(jié)構包括半導體層，半導體層包括第一摻雜區(qū)、溝道區(qū)和第二摻雜區(qū)；字線沿垂直方向延伸并鄰接溝道區(qū)；位線沿水平方向延伸并與第一摻雜區(qū)電性連接；第一隔離層位于相鄰位線之間，第一隔離層的材質(zhì)包括半導體材料。利用半導體材料隔離相鄰的位線，可以降低相鄰的位線之間的電耦合，從而提高半導體存儲器件的性能。

技術特征：

1.一種半導體存儲器件，其特征在于，包括：

2.根據(jù)權利要求1所述的半導體存儲器件，其特征在于，所述第一隔離層圍繞部分所述位線和部分所述第一摻雜區(qū)。

3.根據(jù)權利要求2所述的半導體存儲器件，其特征在于，所述第一隔離層覆蓋所述位線的部分上表面、部分下表面和部分側(cè)面，所述位線的上表面和下表面沿所述垂直方向相對。

4.根據(jù)權利要求1-3任一項所述的半導體存儲器件，其特征在于，所述堆疊結(jié)構還包括設置在相鄰所述半導體層之間的絕緣層，所述絕緣層和所述第一隔離層彼此相對的表面相重疊。

5.根據(jù)權利要求1-3任一項所述的半導體存儲器件，其特征在于，所述堆疊結(jié)構還包括第二隔離層，所述第二隔離層設置在所述半導體層和所述第一隔離層之間。

6.根據(jù)權利要求1-3任一項所述的半導體存儲器件，其特征在于，沿所述垂直方向，所述第一隔離層在所述襯底上的正投影和所述溝道區(qū)在所述襯底上的正投影相間隔。

7.根據(jù)權利要求1-3任一項所述的半導體存儲器件，其特征在于，還包括第一電極、第二電極，以及設置在所述第一電極和所述第二電極之間的電介質(zhì)層，所述第一電極與所述第二摻雜區(qū)電性連接。

8.根據(jù)權利要求7所述的半導體存儲器件，其特征在于，還包括第一金屬硅化物和第二金屬硅化物；

9.根據(jù)權利要求1-3任一項所述的半導體存儲器件，其特征在于，所述字線包括第一字線和第二字線；

10.一種半導體存儲器件的制作方法，其特征在于，包括：

11.根據(jù)權利要求10所述的制作方法，其特征在于，所述第一隔離層圍繞部分所述位線和部分所述第一摻雜層。

12.根據(jù)權利要求11所述的制作方法，其特征在于，所述第一隔離層覆蓋所述位線的部分上表面、部分下表面和部分側(cè)面，所述位線的上表面和下表面沿所述垂直方向相對。

13.根據(jù)權利要求10-12任一項所述的制作方法，其特征在于，形成堆疊結(jié)構、字線、位線和第一隔離層，還包括：

14.根據(jù)權利要求10-12任一項所述的制作方法，其特征在于，形成堆疊結(jié)構、字線、位線和第一隔離層，還包括：

15.根據(jù)權利要求10-12任一項所述的制作方法，其特征在于，沿所述垂直方向，所述第一隔離層在所述襯底上的正投影和所述溝道區(qū)在所述襯底上的正投影相間隔。

16.根據(jù)權利要求10-12任一項所述的制作方法，其特征在于，形成堆疊結(jié)構、字線、位線和第一隔離層，還包括：

17.根據(jù)權利要求16所述的制作方法，其特征在于，形成堆疊結(jié)構、字線、位線和第一隔離層，還包括：

18.根據(jù)權利要求10-12任一項所述的制作方法，其特征在于，所述字線包括第一字線和第二字線；

技術總結(jié)
本申請實施例提供一種半導體存儲器件及其制作方法，涉及半導體領域，該半導體存儲器件包括：襯底、多個堆疊結(jié)構、字線、位線和第一隔離層。多個堆疊結(jié)構位于襯底上，并在垂直方向上彼此隔離，多個堆疊結(jié)構包括半導體層，半導體層包括第一摻雜區(qū)、溝道區(qū)和第二摻雜區(qū)；字線沿垂直方向延伸，并鄰接溝道區(qū)；位線沿水平方向延伸，并與第一摻雜區(qū)電性連接；第一隔離層，位于相鄰位線之間，第一隔離層的材質(zhì)包括半導體材料。本申請實施例提供的半導體存儲器件可以降低位線之間的電耦合。

技術研發(fā)人員：永井享浩
受保護的技術使用者：福建省晉華集成電路有限公司
技術研發(fā)日：
技術公布日：2025/5/15