專利名稱：高速差分接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高速差分接口 (HSDI)。
背景技術(shù)：
隨著通訊技術(shù)的發(fā)展，要求芯片間的數(shù)據(jù)傳輸速度越來越快。現(xiàn)今對高速 數(shù)據(jù)傳輸?shù)男枨笳苿?dòng)著接口技術(shù)向高速、串行、差分、低功耗以及點(diǎn)對點(diǎn)接 口的方向發(fā)展，而低電壓差分訊號具備所有上述特性。差分信號的優(yōu)點(diǎn)是幅度 較小，可以使數(shù)據(jù)傳輸速度最大化，且具有較強(qiáng)抗干擾、抗噪聲的性能。在通 訊領(lǐng)域，使用較多的差分信號就是LVDS和高清晰度多媒體接口
(HDMI/TMDS)。這兩種信號的電平設(shè)置都是由相關(guān)的國際標(biāo)準(zhǔn)進(jìn)行定義， 一般來說，LVDS的接口共模電壓是1.2v，而HDMI/TMDS的接口終端電壓是 3.3v。
現(xiàn)有的HDMI/TMDS的結(jié)構(gòu)如圖1所示，主要包括HDMI內(nèi)容送出裝置， HDMI顯示終端。HDMI內(nèi)容送出裝置內(nèi)具有HDMI發(fā)送器，接收視頻信號、 音頻信號以及控制/狀態(tài)信號。HDMI顯示終端包括HDMI接收器和數(shù)字視頻 信息存儲芯片(EDIDROM)。 HDMI接收器將處理后的視頻、音頻以及控制/ 狀態(tài)信號傳送出。EDID ROM芯片將顯示所支持的全部音頻和視頻格式，包 括色深模式。HDMI接收器和HDMI發(fā)送器之間設(shè)有三個(gè)TMDS數(shù)據(jù)信道和 一個(gè)TMDS時(shí)鐘信道，用于將HDMI發(fā)送器內(nèi)的數(shù)據(jù)信號和時(shí)鐘信號傳輸?shù)?HDMI接收器內(nèi)。視頻、音頻信息包也從HDMI發(fā)送器H傳送到HDMI發(fā)送 器。在HDMI發(fā)送器和HDMI接收器之間還進(jìn)行芯片使能控制(CEC)
上述結(jié)構(gòu)的HDMI/TMDS，具有額外的支持的音頻/視頻格式顯示數(shù)據(jù)信 道(DDC)，這就需要額外的輸入/輸出線。同時(shí)，該HDMI/TMDS由于需要3 個(gè)數(shù)據(jù)信道和1個(gè)時(shí)鐘信道，接口容量較大。發(fā)射器和接收器兩端都需要設(shè)置 頻率合成器，加大了成本以及結(jié)構(gòu)的復(fù)雜程度。信號振幅為500 mV，導(dǎo)致了 較高的能量消耗。接口終端電壓是3.3v，限制了高速數(shù)據(jù)傳輸?shù)母牧技夹g(shù)。
另一種LVDS的結(jié)構(gòu)如圖2所示，該LVDS包括依次相連的主圖形控制器、 發(fā)送器、接收器和液晶顯示控制板控制器。上述LVDS的優(yōu)勢在于具有較長的 傳輸距離且不需要編解碼器。但該LVDS也具有如下的不足接口共模電壓是 1.2v，限制了高速數(shù)據(jù)傳輸?shù)母牧技夹g(shù)。發(fā)送器和接收器中都需要設(shè)置頻率合 成器來恢復(fù)數(shù)據(jù)，接收器一側(cè)的頻率合成器將會(huì)形成另一個(gè)時(shí)鐘偏差而導(dǎo)致數(shù) 據(jù)捕獲問題，且需要更多的電路來補(bǔ)償。這就使得整個(gè)電路結(jié)構(gòu)復(fù)雜，成本提 高。該LVDS由于需要4個(gè)數(shù)據(jù)信道和1個(gè)時(shí)鐘信道，接口容量較大。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種高速差分接口 ，以克服上述HDMI/TMDS和 LVDS接口的不足。
為了實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明的技術(shù)方案如下-
一種高速差分接口，包括發(fā)送器、接收器以及所述發(fā)送器和接收器之間的 數(shù)據(jù)信道和時(shí)鐘信道；所述發(fā)送器包括編碼器，接收外部數(shù)據(jù)；串行器，與 編碼器出口相連；驅(qū)動(dòng)器，與串行器出口相連；和頻率合成器，接收基準(zhǔn)時(shí)鐘 信號，該頻率合成器輸出接入所述串行器；所述接收器包括數(shù)據(jù)鎖存器，與 所述驅(qū)動(dòng)器之間通過兩個(gè)差分?jǐn)?shù)據(jù)信道和一個(gè)差分時(shí)鐘信道相連；解串器，與 數(shù)據(jù)鎖存器的出口相連；解碼器，與解串器的出口相連。
采用上述結(jié)構(gòu)的高速差分接口，接收器側(cè)沒有頻率合成器，此時(shí)的時(shí)鐘偏 差和數(shù)據(jù)偏差相互跟蹤從而相互抵消。整個(gè)接口電路實(shí)現(xiàn)了低引線數(shù)、低能量 消耗、低噪音、高數(shù)據(jù)速率、低成本。
所述串行器的串行化率是16: 1。
所述時(shí)鐘信道提供與數(shù)據(jù)信道一樣的數(shù)據(jù)速率。
所述每個(gè)差分?jǐn)?shù)據(jù)信道的容量為32bits。
所述接收器使用時(shí)鐘雙邊沿觸發(fā)方法來捕獲數(shù)據(jù)。
所述驅(qū)動(dòng)器內(nèi)含有6mA拉電流和高速開關(guān)。


圖1為現(xiàn)有的HDMI/TMDS的結(jié)構(gòu)圖； 圖2為現(xiàn)有的LVDS的結(jié)構(gòu)圖3為本發(fā)明的高速差分接口的結(jié)構(gòu)圖。
具體實(shí)施例方式
下面根據(jù)圖3，給出本發(fā)明的較佳實(shí)施例，并予以詳細(xì)描述，使能更好地 理解本發(fā)明的功能、特點(diǎn)。
圖3為本發(fā)明的高速差分接口的結(jié)構(gòu)圖。如圖3所示，一種高速差分接口， 主要包括發(fā)送器、接收器兩部分。發(fā)送器包括編碼器、串行器、驅(qū)動(dòng)器和頻率 合成器四部分。編碼器接收來自外部的數(shù)據(jù)，進(jìn)行位同步，即使得接收端定時(shí) 信號與接收到的定時(shí)信號之間具有特定相位關(guān)系。在需要時(shí)，編碼器進(jìn)行直流 平衡編碼。串行器，與編碼器出口相連。該串行器的串行化率是16: 1，用于 將16個(gè)并行數(shù)據(jù)轉(zhuǎn)化為1個(gè)連續(xù)的數(shù)據(jù)流。驅(qū)動(dòng)器，與串行器出口相連，該 驅(qū)動(dòng)器內(nèi)含有6mA拉電流和高速開關(guān)。頻率合成器，其輸出接入所述串行器， 該頻率合成器接收基準(zhǔn)時(shí)鐘信號，基于基準(zhǔn)時(shí)鐘產(chǎn)生16相位時(shí)鐘輸入到串行 器。
所述接收器包括數(shù)據(jù)鎖存器、解串器和解碼器三部分。數(shù)據(jù)鎖存器與所述 驅(qū)動(dòng)器之間通過兩個(gè)差分?jǐn)?shù)據(jù)信道和一個(gè)差分時(shí)鐘信道相連，提供合適的時(shí)鐘 調(diào)整算法來優(yōu)化選通脈沖定位，捕獲數(shù)據(jù)、轉(zhuǎn)換差分信號到數(shù)字信號。所述的 時(shí)鐘信道提供與數(shù)據(jù)信道一樣的數(shù)據(jù)速率，每個(gè)差分?jǐn)?shù)據(jù)信道的容量為32bits。
解串器，與數(shù)據(jù)鎖存器的出口相連，用于將連續(xù)的數(shù)據(jù)流轉(zhuǎn)換回并行數(shù)據(jù)。解 碼器，與解串器的出口相連，用于消除直流平衡編碼并提取出重新對齊的數(shù)據(jù)。
從上述結(jié)構(gòu)的高速差分接口可以看出，接收器側(cè)沒有設(shè)置頻率合成器。這 就增強(qiáng)二進(jìn)制誤碼率(BER)用于安全數(shù)據(jù)傳輸。此時(shí)的時(shí)鐘偏差和數(shù)據(jù)偏差 相互跟蹤從而相互抵消。整個(gè)接口電路實(shí)現(xiàn)了低引線數(shù)、低能量消耗、低噪音、 高數(shù)據(jù)速率、低成本。接收器使用時(shí)鐘雙邊沿觸發(fā)方法來捕獲數(shù)據(jù)。該高速差 分接口物理信號擺幅為300mV，采用50歐姆的終端來接收端電壓。
以上所述的，僅為本發(fā)明的較佳實(shí)施例，并非用以限定本發(fā)明的范圍，本 發(fā)明的上述實(shí)施例還可以做出各種變化。即凡是依據(jù)本發(fā)明申請的權(quán)利要求書 及說明書內(nèi)容所作的簡單、等效變化與修飾，皆落入本發(fā)明專利的權(quán)利要求保 護(hù)范圍。
權(quán)利要求
1、一種高速差分接口，包括發(fā)送器、接收器以及所述發(fā)送器和接收器之間的數(shù)據(jù)信道和時(shí)鐘信道；其特征在于， 所述發(fā)送器包括 編碼器，接收外部數(shù)據(jù)； 串行器，與編碼器出口相連； 驅(qū)動(dòng)器，與串行器出口相連；和 頻率合成器，接收基準(zhǔn)時(shí)鐘信號，該頻率合成器輸出接入所述串行器； 所述接收器包括 數(shù)據(jù)鎖存器，與所述驅(qū)動(dòng)器之間通過兩個(gè)差分?jǐn)?shù)據(jù)信道和一個(gè)差分時(shí)鐘信道相連；解串器，與數(shù)據(jù)鎖存器的出口相連；解碼器，與解串器的出口相連。
2、 如權(quán)利要求1所述的高速差分接口，其特征在于，所述串行器的串行 化率是16: 1。
3、 如權(quán)利要求2所述的高速差分接口，其特征在于，所述每個(gè)差分?jǐn)?shù)據(jù) 信道的容量為32bits。
4、 如權(quán)利要求1或2或3所述的高速差分接口，其特征在于，所述時(shí)鐘 信道提供與數(shù)據(jù)信道一樣的數(shù)據(jù)速率。
5、 如權(quán)利要求1或2或3所述的高速差分接口，其特征在于，所述接收 器使用時(shí)鐘雙邊沿觸發(fā)方法來捕獲數(shù)據(jù)。
6、 如權(quán)利要求1或2或3所述的高速差分接口，其特征在于，所述驅(qū)動(dòng) 器內(nèi)含有6mA拉電流和高速開關(guān)。
全文摘要
本發(fā)明涉及一種高速差分接口，包括發(fā)送器、接收器以及所述發(fā)送器和接收器之間的數(shù)據(jù)信道和時(shí)鐘信道；所述發(fā)送器包括編碼器，接收外部數(shù)據(jù)；串行器，與編碼器出口相連；驅(qū)動(dòng)器，與串行器出口相連；和頻率合成器，接收基準(zhǔn)時(shí)鐘信號，該頻率合成器輸出接入所述串行器；所述接收器包括數(shù)據(jù)鎖存器，與所述驅(qū)動(dòng)器之間通過兩個(gè)差分?jǐn)?shù)據(jù)信道和一個(gè)差分時(shí)鐘信道相連；解串器，與數(shù)據(jù)鎖存器的出口相連；解碼器，與解串器的出口相連。采用上述結(jié)構(gòu)的高速差分接口，接收器側(cè)沒有頻率合成器，時(shí)鐘偏差和數(shù)據(jù)偏差相互跟蹤從而相互抵消。整個(gè)接口電路實(shí)現(xiàn)了低引線數(shù)、低能量消耗、低噪音、高數(shù)據(jù)速率、低成本。
文檔編號H04L25/02GK101364960SQ20081004033
公開日2009年2月11日 申請日期2008年7月8日 優(yōu)先權(quán)日2008年7月8日
發(fā)明者張圣德, 張杰德, 熒 榮, 鄒文錦 申請人:華亞微電子(上海)有限公司