基于雙dds的高逼真度轉(zhuǎn)速信號(hào)模擬器的制造方法
【專(zhuān)利摘要】本發(fā)明涉及一種基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其主要特征在于：轉(zhuǎn)速信號(hào)模擬器由2個(gè)DDS和一個(gè)嵌入式控制器組成，其中第一DDS為第二DDS提供時(shí)鐘脈沖信號(hào)，第二DDS在第一DDS時(shí)鐘控制下周期性地將其RAM存儲(chǔ)區(qū)的任意波形的數(shù)據(jù)逐點(diǎn)更新到D/A轉(zhuǎn)換器生成任意波形，嵌入式控制器用于定義波形頻率和波形數(shù)據(jù)，將波形數(shù)據(jù)加載到第二DDS的RAM存儲(chǔ)區(qū)，并根據(jù)波形頻率控制第一DDS產(chǎn)生時(shí)鐘脈沖信號(hào)。優(yōu)點(diǎn)：本發(fā)明采用雙DDS技術(shù)生成復(fù)雜可變的轉(zhuǎn)速模擬信號(hào)，信號(hào)波形可以任意定義，頻率分辨率高，高效簡(jiǎn)潔地解決了航空發(fā)動(dòng)機(jī)控制器硬件在環(huán)仿真試驗(yàn)中的轉(zhuǎn)速信號(hào)高逼真度模擬問(wèn)題，提高了仿真試驗(yàn)的逼真度。
【專(zhuān)利說(shuō)明】基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及的是一種基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，用于發(fā)動(dòng)機(jī)控制器硬件在環(huán)仿真試驗(yàn)的高逼真度轉(zhuǎn)速信號(hào)模擬器，它采用雙DDS產(chǎn)生波形形狀可以任意定義、波形頻率可以連續(xù)調(diào)節(jié)的周期性信號(hào)，涉及到仿真技術(shù)、DDS技術(shù)、計(jì)算機(jī)技術(shù)等，屬于航空發(fā)動(dòng)機(jī)控制系統(tǒng)仿真【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]航空發(fā)動(dòng)機(jī)廣泛采用磁電脈沖式轉(zhuǎn)速傳感器測(cè)量轉(zhuǎn)子的轉(zhuǎn)速。磁電脈沖式轉(zhuǎn)速傳感器包括一個(gè)采用鐵磁性材料制成的帶齒的輪盤(pán)(也叫音輪)和一個(gè)磁感探頭，磁感探頭是用線圈環(huán)繞在一個(gè)永磁圓柱體上制成的，輪盤(pán)由發(fā)動(dòng)機(jī)轉(zhuǎn)子帶動(dòng)旋轉(zhuǎn)。當(dāng)輪盤(pán)轉(zhuǎn)動(dòng)，輪齒的齒頂和齒谷交替掠過(guò)磁感探頭時(shí)，磁感探頭磁路上的磁阻發(fā)生交替變化，導(dǎo)致磁場(chǎng)強(qiáng)度發(fā)生交替變化，從而在線圈上產(chǎn)生交變的感應(yīng)電動(dòng)勢(shì)，該電動(dòng)勢(shì)的頻率和幅度均與轉(zhuǎn)速成正t匕。通常采用交流電動(dòng)勢(shì)的頻率量表征轉(zhuǎn)速大小。發(fā)動(dòng)機(jī)控制器一般采用放大器和滯環(huán)比較器將原始的轉(zhuǎn)速波形信號(hào)整形為脈沖方波信號(hào)，如果傳感器安裝位置不當(dāng)，或者輪盤(pán)破損，將導(dǎo)致原始信號(hào)波形畸變，整形后的方波信號(hào)不規(guī)則甚至頻率翻倍，對(duì)發(fā)動(dòng)機(jī)控制系統(tǒng)的安全將造成嚴(yán)重威脅。
[0003]為了驗(yàn)證發(fā)動(dòng)機(jī)控制器對(duì)磁電脈沖式轉(zhuǎn)速傳感器信號(hào)的適應(yīng)能力，有必要模擬發(fā)生畸變的轉(zhuǎn)速波形信號(hào)。傳統(tǒng)的發(fā)動(dòng)機(jī)轉(zhuǎn)速信號(hào)模擬器通常采用簡(jiǎn)單的分頻法得到頻率可控的脈沖信號(hào)，無(wú)法模擬畸變的轉(zhuǎn)速波形信號(hào)。
[0004]基于分頻法的發(fā)動(dòng)機(jī)轉(zhuǎn)速信號(hào)模擬，即采用一個(gè)計(jì)數(shù)器對(duì)高頻脈沖信號(hào)計(jì)數(shù)，當(dāng)達(dá)到預(yù)定數(shù)值時(shí)輸出一定頻率的轉(zhuǎn)速脈沖信號(hào)。分頻法具有簡(jiǎn)單且易于實(shí)現(xiàn)的優(yōu)點(diǎn)。但分頻法存在兩個(gè)明顯的不足:一個(gè)是無(wú)法模擬實(shí)際轉(zhuǎn)速信號(hào)因傳感器安裝位置的偏差或因輪盤(pán)的輪齒的不規(guī)則而造成的波形畸變；另一個(gè)是當(dāng)轉(zhuǎn)速頻率升高時(shí)，分頻法的精度將顯著降低，而不能實(shí)現(xiàn)轉(zhuǎn)速信號(hào)頻率的連續(xù)精確模擬。上述缺陷將嚴(yán)重影響發(fā)動(dòng)機(jī)控制器硬件在環(huán)仿真試驗(yàn)的逼真度，特別是不能模擬轉(zhuǎn)速傳感器的波形畸變故障模式，從而不能考核發(fā)動(dòng)機(jī)控制器對(duì)轉(zhuǎn)速信號(hào)波形畸變的適應(yīng)能力。
[0005]DDS (Direct Digital Synthesis)直接數(shù)字頻率合成技術(shù)是由 J.Tierney 和C.M.Tader 等人在 1971 年發(fā)表的《A Digital Frequency Synthesizer)) 一文中首次提出的。作為第三代頻率合成技術(shù)，它突破了間接合成法(PLL)和直接模擬合成法的原理，它從“相位”的概念出發(fā)進(jìn)行頻率合成。這種方法不僅可以產(chǎn)生不同頻率的正弦波，而且可以控制波形的初始相位，還可以用DDS方法產(chǎn)生任意波形。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提出的是一種基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，旨在解決以往航空發(fā)動(dòng)機(jī)轉(zhuǎn)速傳感器模擬中存在的頻率精度低、不具備畸變波形模擬能力問(wèn)題，涉及使用相位累加器、時(shí)鐘脈沖生成、波形數(shù)據(jù)存儲(chǔ)RAM、高速D/A轉(zhuǎn)換器及波形定義和控制軟件等。[0007]本發(fā)明的技術(shù)解決方案:基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其特征是包括用于提供時(shí)鐘信號(hào)的第一 DDS，用于生成任意波形的第二 DDS，用于波形定義和控制的嵌入式控制器；其中嵌入式控制器的第一信號(hào)輸出端連接第一 DDS，嵌入式控制器的第二信號(hào)輸出端連接第二 DDS,第一DDS信號(hào)輸出端將時(shí)鐘脈沖信號(hào)分別輸出給第二DDS中的相位累加器、任意波形數(shù)據(jù)RAM存儲(chǔ)器、D/A轉(zhuǎn)換器，由D/A轉(zhuǎn)換器輸出波形信號(hào)，所生成的信號(hào)波形可以任意定義、頻率分辨率高，可以高逼真地模擬發(fā)動(dòng)機(jī)轉(zhuǎn)速傳感器不規(guī)則周期信號(hào)。所述任意波形是指不局限于正弦、三角波、方波這幾個(gè)標(biāo)準(zhǔn)波形，波形形狀可以通過(guò)波形數(shù)據(jù)任意定義。
[0008]本發(fā)明的優(yōu)點(diǎn):采用雙DDS技術(shù)生成復(fù)雜可變的轉(zhuǎn)速模擬信號(hào)，信號(hào)波形可以任意定義，頻率 分辨率高，高效簡(jiǎn)潔地解決了航空發(fā)動(dòng)機(jī)控制器硬件在環(huán)仿真試驗(yàn)中的轉(zhuǎn)速信號(hào)高逼真度模擬問(wèn)題，提高了仿真試驗(yàn)的逼真度。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0009]附圖1是本發(fā)明的DDS原理圖。
[0010]附圖2是本發(fā)明的雙DDS原理圖。
[0011]附圖3是本發(fā)明的雙DDS高逼真度轉(zhuǎn)速信號(hào)模擬器硬件框圖。
[0012]附圖4是本發(fā)明的AD9106硬件連接圖。
[0013]附圖5是本發(fā)明的CRIO和AD9106接口圖。
[0014]附圖6是本發(fā)明的74LVC4245硬件圖。
[0015]附圖7是本發(fā)明的上位機(jī)軟件界面圖。
[0016]附圖8是本發(fā)明的第一 DDS產(chǎn)生的IMHZ時(shí)鐘脈沖波形圖。
[0017]附圖9是本發(fā)明的第二 DDS產(chǎn)生的IKHZ頻率波形圖。
[0018]附圖10是本發(fā)明的用戶(hù)自定義波形圖。
【具體實(shí)施方式】
[0019]如圖1所示，DDS由相位累加器、正弦信號(hào)存儲(chǔ)器、D/A轉(zhuǎn)換器、低通濾波器組成。
DDS系統(tǒng)的核心是相位累加器，它由加法器和位相位寄存器組成。每一個(gè)系統(tǒng)周期內(nèi)，相位
累加器將頻率控制字和之前的累加值相加，得到新的累加值，并且輸出給正弦信號(hào)存儲(chǔ)器。
正弦查詢(xún)表包含一個(gè)周期正弦波的數(shù)字幅度信息，每個(gè)地址對(duì)應(yīng)正弦波中0-360°范圍的一
個(gè)相位點(diǎn)。正弦信號(hào)存儲(chǔ)器經(jīng)過(guò)查表，將得到的信號(hào)幅度值輸出給D/A轉(zhuǎn)換器，經(jīng)過(guò)低通濾





-,M
波器輸出波形。假設(shè)頻率控制字為K，相位累加器為M位，相位寄存器每經(jīng)過(guò)二個(gè)fc時(shí)鐘




K
后回到初始狀態(tài)，相應(yīng)地正弦查詢(xún)表經(jīng)過(guò)一個(gè)循環(huán)回到初始位置，整個(gè)DDS系統(tǒng)輸出一個(gè)
正弦波。假設(shè)系統(tǒng)時(shí)鐘頻率為fC，輸出頻率為fout,則輸出信號(hào)頻率fOUt = K烏。



Im
[0020]如圖2所示，本發(fā)明采用雙DDS設(shè)計(jì)，第一 DDS作用是產(chǎn)生第二 DDS所需的系統(tǒng)時(shí)鐘fc，即在系統(tǒng)時(shí)鐘fs的作用下，第一 DDS的相位累加器通過(guò)累加頻率控制字M1，將結(jié)果
送給低、高電平信號(hào)存儲(chǔ)器進(jìn)行查表并輸出，相位寄存器每經(jīng)過(guò)二個(gè)fs時(shí)鐘后回到初始狀



Ml態(tài)；第二 DDS作用是生成所需的頻率信號(hào)fout:在系統(tǒng)時(shí)鐘fc的作用下，相位累加器通過(guò)
累加頻率控制字M2，將結(jié)果送給正弦信號(hào)存儲(chǔ)器進(jìn)行查表，再經(jīng)過(guò)D/A轉(zhuǎn)換器輸出任意波
形信號(hào)fout。相位寄存器每經(jīng)過(guò)L個(gè)fc時(shí)鐘后回到初始狀態(tài)，相應(yīng)地正弦查詢(xún)表經(jīng)過(guò)一
個(gè)循環(huán)回到初始位置，整個(gè)第二 DDS系統(tǒng)輸出一個(gè)完整周期的波形。
[0021]所述的第一 DDS采用CRIO嵌入式控制器，并由DDS思想進(jìn)行FPGA編程構(gòu)建，設(shè)置相位累加器大小為M ;在每一個(gè)系統(tǒng)時(shí)鐘周期，相位累加器將設(shè)置的控制字和原累加值進(jìn)行累加，得到新的累加值。新的累加值經(jīng)過(guò)對(duì)比查表，得到翻轉(zhuǎn)或不翻轉(zhuǎn)的信號(hào)狀態(tài)并進(jìn)行輸出。
[0022]所述的第二 DDS由帶RAM存儲(chǔ)區(qū)的高速DDS集成芯片構(gòu)建，高速DDS集成芯片包括RAM存儲(chǔ)區(qū)、DDS模塊和D/A轉(zhuǎn)換模塊，并且具有高速D/A更新能力。
[0023]所述的嵌入式控制器是NI CRIO實(shí)時(shí)嵌入式控制器，由NI CRIO機(jī)箱和IO模塊構(gòu)建。NI CRIO實(shí)時(shí)嵌入式系統(tǒng)為確定性LabVIEW Real-Time應(yīng)用提供了強(qiáng)大的獨(dú)立式或網(wǎng)絡(luò)化執(zhí)行能力，每個(gè)CRIO系統(tǒng)包含一個(gè)可重配置現(xiàn)場(chǎng)編程門(mén)陣列(FPGA)，可實(shí)現(xiàn)自定義定時(shí)、觸發(fā)和數(shù)據(jù)處理。嵌入式控制器主要負(fù)責(zé)對(duì)任意波形頻率和波形數(shù)據(jù)進(jìn)行具體的定義，并負(fù)責(zé)對(duì)第一 DDS輸出頻率控制以及向第二 DDS的RAM加載波形數(shù)據(jù)，任意波形數(shù)據(jù)通過(guò)數(shù)據(jù)文件或者逐點(diǎn)定義的方式產(chǎn)生，波形頻率f可以任意定義，波形數(shù)據(jù)通過(guò)通信接口加載到第二 DDS，波形頻率用于控制第一 DDS，使其產(chǎn)生頻率為N*f的脈沖方波信號(hào)作為第二DDS的時(shí)鐘源。
[0024]第一 DDS為第二 DDS提供時(shí)鐘脈沖信號(hào)，第二 DDS在第一 DDS時(shí)鐘控制下周期性將其RAM存儲(chǔ)區(qū)的任意波形的數(shù)據(jù)逐點(diǎn)更新到D/A轉(zhuǎn)換器生成任意波形，再由嵌入式控制器定義波形頻率和波形數(shù)據(jù)，將波形數(shù)據(jù)加載到第二 DDS的RAM存儲(chǔ)區(qū)，并根據(jù)波形頻率控制第一 DDS產(chǎn)生時(shí)鐘脈沖信號(hào)。
實(shí)施例
[0025]基于CR10-9074和AD9106的雙DDS高逼真度轉(zhuǎn)速信號(hào)模擬器。
[0026]第一 DDS采用CRIO嵌入式控制器，并由DDS思想進(jìn)行FPGA編程構(gòu)建。本發(fā)明實(shí)施例選用NI CR10-9074機(jī)箱，該機(jī)箱具備400MHz主頻的CPU和200萬(wàn)門(mén)電路的FPGA，可以用于定制I/O控制。根據(jù)高精度的轉(zhuǎn)速傳感器設(shè)計(jì)需求，配置了 I塊高速8位DIO模塊NI9401，用于雙DDS方式的4路轉(zhuǎn)速傳感器信號(hào)模擬。采用DDS思想編程控制NI CR109074和NI 9401板卡輸出時(shí)鐘脈沖信號(hào)。設(shè)置相位累加器位數(shù)M=25，大小為225，在每一個(gè)系統(tǒng)時(shí)鐘周期，相位累加器將設(shè)置的控制字和原累加值進(jìn)行累加，得到新的累加值。新的累加值經(jīng)過(guò)對(duì)比查表，得到翻轉(zhuǎn)或不翻轉(zhuǎn)的信號(hào)幅度值，再通過(guò)NI9401板卡進(jìn)行輸出。
[0027]第二 DDS采用高度集成化的AD9106芯片構(gòu)建。AD9106波形發(fā)生器是高性能四通道DAC，集成片上模式存儲(chǔ)器，用于復(fù)雜波形生成，具有直接數(shù)字頻率合成器(DDS)。該DDS是一個(gè)12位輸出、最高180 MHz的主機(jī)時(shí)鐘正弦波發(fā)生器，帶24位調(diào)諧字，支持10.8 Hz/LSB的頻率分辨率。該DDS具有針對(duì)全部四個(gè)DAC的單路頻率輸出，以及針對(duì)每個(gè)DAC的獨(dú)立可編程相移輸出。SRAM數(shù)據(jù)可包含直接生成的存儲(chǔ)波形、施加于DDS輸出或DDS頻率調(diào)諧字的幅度調(diào)制模式。內(nèi)置模式控制狀態(tài)機(jī)允許用戶(hù)對(duì)全部四個(gè)DAC的模式周期以及每個(gè)DAC通道信號(hào)輸出的周期內(nèi)起始延遲進(jìn)行編程。SPI接口用于配置數(shù)字波形發(fā)生器，并將模式載入SRAM。在數(shù)字信號(hào)傳送至四個(gè)DAC的過(guò)程中對(duì)信號(hào)進(jìn)行增益調(diào)節(jié)和失調(diào)調(diào)節(jié)。電路連接如圖4所示。第一 DDS信號(hào)通過(guò)7.MCLCK連入AD9106，用CMOS方式和AD9106進(jìn)行連接。通訊方式上通過(guò)1.CLCK 2.DATA 4.CS，3線SPI模式和CRIO相連，如圖5所示。由于CRIO產(chǎn)生的信號(hào)電平為5V，需要連接一個(gè)電平匹配芯片74LVC4245進(jìn)行電平匹配，如圖6所示。差分放大電路采用AD620和0P77進(jìn)行設(shè)計(jì)。電源模塊設(shè)計(jì)采用24V轉(zhuǎn)正負(fù)12V模塊以及二階低通濾波，再通過(guò)芯片轉(zhuǎn)換為5V和3.3V為AD9106和74LVC4245供電。
[0028]AD9106寄存器設(shè)置方面，按照如下順序?qū)懭爰拇嫫?
1.在地址OXlE寫(xiě)入0X4，使能片內(nèi)SRAM寫(xiě)入。
[0029]2.在地址0X600(T0X6FFF寫(xiě)入連續(xù)波形數(shù)據(jù)。
[0030]3.在地址OXlE寫(xiě)入0X10，禁止片內(nèi)SRAM寫(xiě)入。
[0031]4.在地址OXlF寫(xiě)入0X0，模式連續(xù)運(yùn)行。
[0032]5.在地址 0X27 寫(xiě)入 0X0，使能 DACl 從 RAM 的 START_ADDR1 到 ST0P_ADDR1 部分讀取的波形。
[0033]6.在地址0X35寫(xiě)入0X4000，設(shè)置DACl數(shù)字增益。0X4000為最大值，即2倍。
[0034]7.在地址OXOT寫(xiě)入0X0，設(shè)置DACl的讀取起始地址，這里為0X6000。
[0035]8.在地址0X5E寫(xiě)入0X130，設(shè)置DACl的讀取終止地址，這里為0X6013。
[0036]9.在地址0X29寫(xiě)入0X14，設(shè)置模式周期寄存器值，為數(shù)據(jù)長(zhǎng)度。
[0037]10.在地址 OXlE 寫(xiě)入 0X1，設(shè)置 RUN BIT=I。
[0038]11.在地址OXlD寫(xiě)入0X1，更新模式寄存器。
[0039]本發(fā)明的嵌入式控制器主要負(fù)責(zé)對(duì)任意波形頻率和波形數(shù)據(jù)進(jìn)行具體的定義。嵌入式控制器上位機(jī)軟件采用NI Labview軟件編寫(xiě)，提供波形定義、頻率設(shè)置界面，負(fù)責(zé)控制CRIO生成第一 DDS時(shí)鐘脈沖，并對(duì)AD9106的寄存器和片內(nèi)RAM進(jìn)行設(shè)置。上位機(jī)用戶(hù)軟件界面如圖7所示，左邊為片內(nèi)RAM設(shè)置，右邊為第一 DDS設(shè)置。用戶(hù)只需在左邊填入所需的波形數(shù)據(jù)，再將所需輸出的頻率fout*波形點(diǎn)數(shù)N/225填入freq_scaled即可。duty_cycle占空比默認(rèn)0.5，phase_offset偏置默認(rèn)O無(wú)需修改。圖8為第一 DDS產(chǎn)生的IMHZ時(shí)鐘脈沖波形圖，圖9為第二 DDS產(chǎn)生的IKHZ頻率波形圖，圖10為第二 DDS產(chǎn)生的用戶(hù)自定義波形。
【權(quán)利要求】
1.基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其特征是包括用于提供時(shí)鐘信號(hào)的第一DDS，用于生成任意波形的第二 DDS，用于波形定義和控制的嵌入式控制器；其中嵌入式控制器的第一信號(hào)輸出端連接第一 DDS，嵌入式控制器的第二信號(hào)輸出端連接第二 DDS，第一DDS信號(hào)輸出端將時(shí)鐘脈沖信號(hào)分別輸出給第二DDS中的相位累加器、任意波形數(shù)據(jù)RAM存儲(chǔ)器、D/A轉(zhuǎn)換器，由D/A轉(zhuǎn)換器輸出波形信號(hào)，所生成的信號(hào)波形和頻率根據(jù)轉(zhuǎn)速傳感器的信號(hào)特征任意定義，高逼真地模擬發(fā)動(dòng)機(jī)轉(zhuǎn)速傳感器的不規(guī)則周期信號(hào)；所述任意波形是指不局限于正弦、三角波、方波這幾個(gè)標(biāo)準(zhǔn)波形，波形形狀可通過(guò)波形數(shù)據(jù)任意定義。
2.根據(jù)權(quán)利要求1所述的基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其特征是所述用于提供時(shí)鐘信號(hào)的第一 DDS，所提供的時(shí)鐘信號(hào)為脈沖方波信號(hào)，作為第二 DDS的時(shí)鐘源，且該時(shí)鐘源的頻率是目標(biāo)模擬頻率f的N倍，其中N為第二 DDS內(nèi)周期波形數(shù)據(jù)的點(diǎn)數(shù)，一般取100點(diǎn)左右；該信號(hào)是基于DDS的思想，得到頻率連續(xù)可控的脈沖方波信號(hào)，該信號(hào)的頻率是N*f。
3.根據(jù)權(quán)利要求1所述的基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其特征是所述的用于生成任意波形的第二 DDS，其時(shí)鐘信號(hào)來(lái)自第一 DDS的脈沖方波信號(hào)，具備可保存任意波形的N個(gè)數(shù)據(jù)點(diǎn)數(shù)據(jù)的RAM存儲(chǔ)區(qū)和高速D/A轉(zhuǎn)換器，在時(shí)鐘信號(hào)的控制下，周期性地提取波形數(shù)據(jù)逐點(diǎn)更 新D/A，輸出任意波形。
4.根據(jù)權(quán)利要求1所述的基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其特征是所述的嵌入式控制器是NI CRIO實(shí)時(shí)嵌入式控制器，由NI CRIO機(jī)箱和IO模塊構(gòu)建，NI CRIO實(shí)時(shí)嵌入式系統(tǒng)為確定性LabVIEW Real-Time應(yīng)用提供了強(qiáng)大的獨(dú)立式或網(wǎng)絡(luò)化執(zhí)行能力，每個(gè)CRIO系統(tǒng)包含一個(gè)可重配置現(xiàn)場(chǎng)編程門(mén)陣列FPGA，實(shí)現(xiàn)自定義定時(shí)、觸發(fā)和數(shù)據(jù)處理；負(fù)責(zé)對(duì)任意波形頻率和波形數(shù)據(jù)進(jìn)行具體的定義，并負(fù)責(zé)對(duì)第一 DDS輸出頻率控制以及向第二 DDS的RAM加載波形數(shù)據(jù)，任意波形數(shù)據(jù)通過(guò)數(shù)據(jù)文件或者逐點(diǎn)定義的方式產(chǎn)生，波形頻率能任意定義，波形數(shù)據(jù)通過(guò)通信接口加載到第二 DDS，波形頻率用于控制第一 DDS，使其產(chǎn)生頻率為N*f的脈沖方波信號(hào)作為第二 DDS的時(shí)鐘源。
5.根據(jù)權(quán)利要求2所述的基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其特征是基于DDS思想，設(shè)置一個(gè)M位的相位累加器，根據(jù)第二 DDS時(shí)鐘源需求的頻率N*f、第一 DDS系統(tǒng)時(shí)鐘頻率f S，得到一個(gè)控制字TW, TW = 2m_1 *N * f/fs,相位累加器在fs的控制下利用TW進(jìn)行累加，累加器溢出時(shí)，翻轉(zhuǎn)輸出脈沖的電平，從而得到頻率為N*f的脈沖方波信號(hào)。
6.根據(jù)權(quán)利要求1或4所述的基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其特征是所述的第一 DDS采用NI CRIO嵌入式控制器，并基于DDS思想進(jìn)行FPGA編程構(gòu)建，第二 DDS由帶RAM存儲(chǔ)區(qū)的高速DDS集成芯片構(gòu)建，第一 DDS為第二 DDS提供時(shí)鐘脈沖信號(hào)，第二 DDS在第一 DDS時(shí)鐘控制下周期性將其RAM存儲(chǔ)區(qū)的任意波形的數(shù)據(jù)逐點(diǎn)更新到D/A轉(zhuǎn)換器生成任意波形，再由嵌入式控制器定義波形頻率和波形數(shù)據(jù)，將波形數(shù)據(jù)加載到第二 DDS的RAM存儲(chǔ)區(qū)，并根據(jù)波形頻率控制第一 DDS產(chǎn)生時(shí)鐘脈沖信號(hào)；第一 DDS采用DDS的思想進(jìn)行FPGA編程構(gòu)建，設(shè)置相位累加器大小為M位；在每一個(gè)系統(tǒng)時(shí)鐘周期，相位累加器將設(shè)置的控制字和原累加值進(jìn)行累加，得到新的累加值，新的累加值經(jīng)過(guò)對(duì)比查表，得到翻轉(zhuǎn)或不翻轉(zhuǎn)的信號(hào)狀態(tài)并進(jìn)行輸出。
7.根據(jù)權(quán)利要求6所述的基于雙DDS的高逼真度轉(zhuǎn)速信號(hào)模擬器，其特征是所述的采用帶RAM存儲(chǔ)區(qū)的高速DDS集成芯片實(shí)現(xiàn)第二 DDS，高速DDS集成芯片包括RAM存儲(chǔ)區(qū)、DDS模塊和D/A轉(zhuǎn)換模塊，并且具有高速D/A更新能力 。
【文檔編號(hào)】G05B17/02GK103926844SQ201410147408
【公開(kāi)日】2014年7月16日 申請(qǐng)日期:2014年4月14日 優(yōu)先權(quán)日:2014年4月14日
【發(fā)明者】張?zhí)旌? 林忠麟, 黃向華 申請(qǐng)人:南京航空航天大學(xué)