專利名稱：基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入、讀取方法、裝置及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入、 讀取方法、裝置及系統(tǒng)。
背景技術(shù)：
嵌入式系統(tǒng)對(duì)數(shù)字信號(hào)處理器的運(yùn)算能力的要求不斷提高。針對(duì)嵌入式數(shù)字信號(hào)處理應(yīng)用開發(fā)的數(shù)字信號(hào)處理器采用幾種類型的并行結(jié)構(gòu)。超長(zhǎng)指令字(VLIW，Very Long Instruction Word)結(jié)構(gòu)的處理器使用指令級(jí)并行，使用并行的硬件資源來(lái)同時(shí)執(zhí)行多條指令以提高運(yùn)算效率。單指令多數(shù)據(jù)(SIMD，Single Instruction Multiple Data)結(jié)構(gòu)的處理器使用數(shù)據(jù)級(jí)并行，其使用一條指令對(duì)多路數(shù)據(jù)進(jìn)行相同的運(yùn)算操作來(lái)提高運(yùn)算速度。這兩種并行結(jié)構(gòu)都需要對(duì)數(shù)據(jù)進(jìn)行并行存取。尤其是SIMD結(jié)構(gòu)的處理器，數(shù)據(jù)的并行存取對(duì)計(jì)算的性能有很大的影響。數(shù)字信號(hào)處理器存儲(chǔ)子系統(tǒng)設(shè)計(jì)通常采用一個(gè)寬字長(zhǎng)的隨機(jī)存儲(chǔ)器或者多個(gè)并行隨機(jī)存儲(chǔ)器來(lái)提供并行數(shù)據(jù)。前者只能提供和寬存儲(chǔ)單元對(duì)齊的長(zhǎng)數(shù)據(jù)的存取，多路數(shù)據(jù)并行存取的自由度很低。采用并行的多路隨機(jī)存儲(chǔ)器可提供更靈活的數(shù)據(jù)存取，并行數(shù)據(jù)可從任意存儲(chǔ)位置開始。數(shù)字信號(hào)處理算法對(duì)并行數(shù)據(jù)存取的要求遠(yuǎn)大于以上兩種存儲(chǔ)子系統(tǒng)能夠提供的存取方式。例如矩陣算法要求對(duì)矩陣的行和列上的多個(gè)數(shù)據(jù)進(jìn)行并行存取以進(jìn)行SIMD 運(yùn)算。一些圖形算法要求對(duì)相隔的像素或者顏色分量進(jìn)行提取然后進(jìn)行并行運(yùn)算。這樣上述的簡(jiǎn)單的存儲(chǔ)子系統(tǒng)設(shè)計(jì)難以達(dá)到要求。并行數(shù)字信號(hào)處理器的存儲(chǔ)子系統(tǒng)設(shè)計(jì)對(duì)提高處理器的處理能力起到關(guān)鍵作用。 對(duì)于各種復(fù)雜的數(shù)字信號(hào)處理算法，最好有一種靈活的存儲(chǔ)子系統(tǒng)設(shè)計(jì)可以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入、讀取方法、裝置及系統(tǒng)， 以對(duì)數(shù)字信號(hào)處理器中各種復(fù)雜的數(shù)字信號(hào)處理算法，提供一種靈活的存儲(chǔ)子系統(tǒng)存取設(shè)計(jì)方案以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問?！矫?，本發(fā)明實(shí)施例提供了一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法包括獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；將所述寫入數(shù)據(jù)的地址置換為所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入?？蛇x的，在本發(fā)明一實(shí)施例中，所述獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，可以包括當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，獲取來(lái)自所述處理器的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址的同時(shí)，獲取來(lái)自所述處理器的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，可以包括當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器?？蛇x的，在本發(fā)明一實(shí)施例中，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址中包括寫入選擇標(biāo)記位；所述根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入，包括根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，利用其中的所述寫入選擇標(biāo)記位，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行選擇性寫入。另一方面，本發(fā)明實(shí)施例提供了一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法包括獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址；根據(jù)所述并行讀取地址，從所述并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)；將所述讀出數(shù)據(jù)的并行讀取地址置換為所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址后進(jìn)行讀取?？蛇x的，在本發(fā)明一實(shí)施例中，所述獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址，可以包括當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，獲取來(lái)自所述處理器的讀出數(shù)據(jù)的并行讀取地址的同時(shí)，獲取來(lái)自所述處理器的所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址，可以包括當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取 DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的讀出數(shù)據(jù)地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，可以包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述順序地址生成器至少可以包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器。可選的，在本發(fā)明一實(shí)施例中，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，可以包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述并行讀取地址包括所述并行隨機(jī)存儲(chǔ)器中的一個(gè)或多個(gè)相同存儲(chǔ)塊的地址。又一方面，本發(fā)明實(shí)施例提供了一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置包括第一獲取單元，用于獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；第一地址置換單元，用于將所述寫入數(shù)據(jù)的地址置換為所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；寫入單元，用于根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入?？蛇x的，在本發(fā)明一實(shí)施例中，所述第一獲取單元，進(jìn)一步用于當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，獲取來(lái)自所述處理器的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址的同時(shí)，獲取來(lái)自所述處理器的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述第一獲取單元，進(jìn)一步用于當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述第一獲取單元，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。可選的，在本發(fā)明一實(shí)施例中，所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器?？蛇x的，在本發(fā)明一實(shí)施例中，所述第一獲取單元，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。可選的，在本發(fā)明一實(shí)施例中，所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址中包括寫入選擇標(biāo)記位；所述寫入單元，進(jìn)一步用于根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，利用其中的所述寫入選擇標(biāo)記位，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行選擇性寫入。又一方面，本發(fā)明實(shí)施例提供了一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置包括
第二獲取單元，用于獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址；讀出單元，用于根據(jù)所述并行讀取地址，從所述并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)；第二地址置換單元，用于將所述讀出數(shù)據(jù)的并行讀取地址置換為所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址后以進(jìn)行讀取。可選的，在本發(fā)明一實(shí)施例中，所述第二獲取單元，進(jìn)一步用于當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，獲取來(lái)自所述處理器的讀出數(shù)據(jù)的并行讀取地址的同時(shí)，獲取來(lái)自所述處理器的所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述第二獲取單元，進(jìn)一步用于當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的讀出數(shù)據(jù)地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址。可選的，在本發(fā)明一實(shí)施例中，所述第二獲取單元，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器?？蛇x的，在本發(fā)明一實(shí)施例中，所述第二獲取單元，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址。可選的，在本發(fā)明一實(shí)施例中，所述并行讀取地址包括所述并行隨機(jī)存儲(chǔ)器中的一個(gè)或多個(gè)相同存儲(chǔ)塊的地址。又一方面，本發(fā)明實(shí)施例提供了一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器及上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置。又一方面，本發(fā)明實(shí)施例提供了一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器及上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置。再一方面，本發(fā)明實(shí)施例提供了一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器、上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置和上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置。上述技術(shù)方案具有如下有益效果因?yàn)椴捎脤懭霐?shù)據(jù)或讀出數(shù)據(jù)采用串行地址與并行地址置換的技術(shù)手段，所以可以對(duì)數(shù)字信號(hào)處理器中各種復(fù)雜的數(shù)字信號(hào)處理算法，提供一種靈活的存儲(chǔ)子系統(tǒng)存取設(shè)計(jì)方案以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問，并提高數(shù)據(jù)存取效率以節(jié)省數(shù)字信號(hào)處理器的數(shù)據(jù)存取時(shí)間。


為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明實(shí)施例一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法流程圖；圖2為本發(fā)明應(yīng)用實(shí)例串行地址生成器工作示意圖；圖3為本發(fā)明應(yīng)用實(shí)例非連續(xù)的一維地址生成器工作示意圖；圖4為本發(fā)明應(yīng)用實(shí)例非連續(xù)的二維地址生成器工作示意圖；圖5為本發(fā)明應(yīng)用實(shí)例基于查找表的地址生成器工作示意圖；圖6為本發(fā)明應(yīng)用實(shí)例另一種基于查找表的地址生成器工作示意圖；圖7為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的處理器數(shù)據(jù)寫入方法示意圖；圖8為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的DMA數(shù)據(jù)寫入方法示意圖；圖9為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的處理器數(shù)據(jù)進(jìn)行選擇性寫入方法示意圖；圖10本發(fā)明實(shí)施例一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法流程圖；圖11為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的處理器進(jìn)行數(shù)據(jù)讀取方法示意圖；圖12為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的DMA進(jìn)行數(shù)據(jù)讀取方法示意圖；圖13為本發(fā)明另一種應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的處理器進(jìn)行數(shù)據(jù)讀取方法示意圖；圖14為本發(fā)明實(shí)施例一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置結(jié)構(gòu)示意圖；圖15為本發(fā)明實(shí)施例一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。如圖1所示，為本發(fā)明實(shí)施例一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法流程圖， 所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法包括101、獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，上述步驟101可以包括當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，獲取來(lái)自所述處理器的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址的同時(shí)，獲取來(lái)自所述處理器的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，可以包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器?？梢詤⒖紙D2-圖4所示如圖2所示，為本發(fā)明應(yīng)用實(shí)例串行地址生成器工作示意圖，外部的處理器在DMA的配置寄存器中配置該地址生成器的起始地址，隨后其地址產(chǎn)生邏輯在輸入的使能信號(hào)的激發(fā)下，將產(chǎn)生串行連續(xù)地址的輸出地址串。如圖3所示，為本發(fā)明應(yīng)用實(shí)例非連續(xù)的一維地址生成器工作示意圖，外部的處理器在DMA的配置寄存器中配置該地址生成器的起始地址和地址間隔，隨后其地址產(chǎn)生邏輯在輸入的使能信號(hào)的激發(fā)下，將產(chǎn)生非連續(xù)的一維串行地址的輸出地址串。如圖4所示，為本發(fā)明應(yīng)用實(shí)例非連續(xù)的二維地址生成器工作示意圖，外部的處理器在DMA的配置寄存器中配置該地址生成器的起始地址、行間隔以及列間隔，隨后其地址產(chǎn)生邏輯在輸入的使能信號(hào)的激發(fā)下，將產(chǎn)生非連續(xù)的二維串行地址的輸出地址串。所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，還可以包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。可以參考圖 5-圖6所示如圖5所示，為本發(fā)明應(yīng)用實(shí)例基于查找表的地址生成器工作示意圖，外部的處理器在DMA的配置寄存器中配置該地址生成器的查找表起始地址、查找表地址間隔，隨后其地址產(chǎn)生邏輯在輸入的使能信號(hào)的激發(fā)下，將產(chǎn)生基于查找表的輸出地址串。需要說(shuō)明的是，上述順序地址生成器和基于查找表的地址生成器還可以結(jié)合使用，如圖6所示，為本發(fā)明應(yīng)用實(shí)例另一種基于查找表的地址生成器工作示意圖，外部的處理器在DMA的配置寄存器中配置該地址生成器的起始地址、地址間隔、查找表起始地址、查找表地址間隔，隨后其地址產(chǎn)生邏輯在輸入的使能信號(hào)的激發(fā)下，將產(chǎn)生另一種基于查找表的輸出地址串。102、將所述寫入數(shù)據(jù)的地址置換為所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。103、根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入。如圖7所示，為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的處理器數(shù)據(jù)寫入方法示意圖，首先，獲取寫入數(shù)據(jù)(D0、D1、D2、D3)、所述寫入數(shù)據(jù)的地址(DO的地址01、D1的地址02、 D2的地址03、D3的地址04)及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址(DO的地址01對(duì)應(yīng)地址 A7、Dl的地址02對(duì)應(yīng)地址A5、D2的地址03對(duì)應(yīng)地址AO、D3的地址04對(duì)應(yīng)地址A10)；其次，將所述寫入數(shù)據(jù)的地址置換為所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址(DO的地址01置換為地址A7、D1的地址02置換為地址A5、D2的地址03置換為地址A0、D3的地址04置換為地址A10)，根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入(數(shù)據(jù)DO被寫入到地址A7，其位于第4塊存儲(chǔ)器的第2個(gè)內(nèi)存單元；最后，數(shù)據(jù)Dl 被寫入到地址A5，其位于第2塊存儲(chǔ)器的第2個(gè)內(nèi)存單元；數(shù)據(jù)D2被寫入到地址A0，其位于第1塊存儲(chǔ)器的第1個(gè)內(nèi)存單元；數(shù)據(jù)D3被寫入到地址A10，其位于第3塊存儲(chǔ)器的第 3個(gè)內(nèi)存單元)。需要說(shuō)明的是，以上應(yīng)用實(shí)例以4個(gè)數(shù)據(jù)或者4個(gè)并行的隨機(jī)存儲(chǔ)器為例進(jìn)行說(shuō)明，但本發(fā)明應(yīng)用實(shí)例寫入數(shù)據(jù)或并行的隨機(jī)存儲(chǔ)器的個(gè)數(shù)并不以此數(shù)為限，其他個(gè)數(shù)的寫入數(shù)據(jù)或并行的隨機(jī)存儲(chǔ)器只要應(yīng)用本發(fā)明上述方案，也在本發(fā)明的保護(hù)范圍之內(nèi)。如圖8所示，為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的DMA數(shù)據(jù)寫入方法示意圖， 先獲得寫入數(shù)據(jù)，然后并行寫入地址由地址產(chǎn)生器生成，其他與上述方法類似，在此不再贅述。可選的，在本發(fā)明一實(shí)施例中，所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址中包括寫入選擇標(biāo)記位；所述步驟103中的根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入，可以包括根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，利用其中的所述寫入選擇標(biāo)記位，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行選擇性寫入。如圖9所示，為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的處理器數(shù)據(jù)進(jìn)行選擇性寫入方法示意圖，并行寫入操作的時(shí)候，數(shù)據(jù)可以通過(guò)寫入選擇標(biāo)記位(1表示有效，0表示無(wú)效)選擇寫入，未通過(guò)寫入選擇標(biāo)記位選中的數(shù)值其地址位為無(wú)效，其對(duì)應(yīng)數(shù)據(jù)將被忽略而不寫入到并行存儲(chǔ)器中，如圖8中數(shù)據(jù)Dl和D3的寫入被屏蔽，只有數(shù)據(jù)Dl和D3被選擇寫入。并行寫入地址通過(guò)SIMD處理器編譯器保證有效的地址間沒有存儲(chǔ)器沖突，即不會(huì)寫入到同一個(gè)隨機(jī)存儲(chǔ)器中。需要說(shuō)明的是，以上應(yīng)用實(shí)例以4個(gè)數(shù)據(jù)或者4個(gè)并行的隨機(jī)存儲(chǔ)器為例進(jìn)行說(shuō)明，但本發(fā)明應(yīng)用實(shí)例寫入數(shù)據(jù)或并行的隨機(jī)存儲(chǔ)器的個(gè)數(shù)并不以此數(shù)為限，其他個(gè)數(shù)的寫入數(shù)據(jù)或并行的隨機(jī)存儲(chǔ)器只要應(yīng)用本發(fā)明上述方案，也在本發(fā)明的保護(hù)范圍之內(nèi)。上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法技術(shù)方案因?yàn)椴捎毛@取寫入數(shù)據(jù)、寫入數(shù)據(jù)的地址及寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；將寫入數(shù)據(jù)的地址置換為寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；根據(jù)寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入的技術(shù)手段，所以可以對(duì)數(shù)字信號(hào)處理器中各種復(fù)雜的數(shù)字信號(hào)處理算法，提供一種靈活的存儲(chǔ)子系統(tǒng)存取設(shè)計(jì)方案以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問，并提高數(shù)字信號(hào)處理器的數(shù)據(jù)存取效率以節(jié)省數(shù)字信號(hào)處理器的數(shù)據(jù)存取時(shí)間。如圖10所示，本發(fā)明實(shí)施例一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法流程圖，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法包括1001、獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址。可選的，在本發(fā)明一實(shí)施例中，所述獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址，可以包括當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，獲取來(lái)自所述處理器的讀出數(shù)據(jù)的并行讀取地址的同時(shí)，獲取來(lái)自所述處理器的所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址。當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的讀出數(shù)據(jù)地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，可以包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址。所述順序地址生成器至少可以包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器。具體可以參考上述圖2-圖4所述，以下不再贅述?？蛇x的，在本發(fā)明一實(shí)施例中，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，可以包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址。具體可以參考上述圖 5-圖6所述，以下不再贅述。1002、根據(jù)所述并行讀取地址，從所述并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)。1003、將所述讀出數(shù)據(jù)的并行讀取地址置換為所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址后進(jìn)行讀取。如圖11所示，為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的處理器進(jìn)行數(shù)據(jù)讀取方法示意圖，首先，獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址(地址A10、地址AO、地址A5、地址 A7)和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址(地址AlO對(duì)應(yīng)地址01、地址AO對(duì)應(yīng)地址02、 地址A5對(duì)應(yīng)地址03、地址A7對(duì)應(yīng)地址04)；其次，根據(jù)所述并行讀取地址，從所述并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)(第一個(gè)數(shù)為位于地址AlO的D3，第二個(gè)數(shù)為位于地址AO的D2，第三個(gè)數(shù)為位于地址A5的D1，第四個(gè)數(shù)為位于地址A7的DO)；最后，將所述讀出數(shù)據(jù)的并行讀取地址置換為所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址(D3的地址AlO置換為地址01、D2 的地址AO置換為地址02、Dl的地址A5置換為地址03、DO的地址A7置換為地址04)后進(jìn)行讀取。需要說(shuō)明的是，以上應(yīng)用實(shí)例以4個(gè)數(shù)據(jù)或者4個(gè)并行的隨機(jī)存儲(chǔ)器為例進(jìn)行說(shuō)明，但本發(fā)明應(yīng)用實(shí)例寫入數(shù)據(jù)或并行的隨機(jī)存儲(chǔ)器的個(gè)數(shù)并不以此數(shù)為限，其他個(gè)數(shù)的寫入數(shù)據(jù)或并行的隨機(jī)存儲(chǔ)器只要應(yīng)用本發(fā)明上述方案，也在本發(fā)明的保護(hù)范圍之內(nèi)。如圖12所示，為本發(fā)明應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的DMA進(jìn)行數(shù)據(jù)讀取方法示意圖，首先通過(guò)所述DMA獲取來(lái)自所述處理器外部設(shè)備的讀出數(shù)據(jù)地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，其他與上述方法類似，在此不再贅述?？蛇x的，在本發(fā)明一實(shí)施例中，所述并行讀取地址包括所述并行隨機(jī)存儲(chǔ)器中的一個(gè)或多個(gè)相同存儲(chǔ)塊的地址。如圖13所示，為本發(fā)明另一種應(yīng)用實(shí)例基于并行隨機(jī)存儲(chǔ)器的處理器進(jìn)行數(shù)據(jù)讀取方法示意圖，其中三個(gè)輸出訪問同一個(gè)存儲(chǔ)器的相同數(shù)據(jù)D1。上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法技術(shù)方案因?yàn)椴捎毛@取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址；根據(jù)所述并行讀取地址，從所述并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)；將所述讀出數(shù)據(jù)的并行讀取地址置換為所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址后進(jìn)行讀取的技術(shù)手段，所以可以對(duì)數(shù)字信號(hào)處理器中各種復(fù)雜的數(shù)字信號(hào)處理算法，提供一種靈活的存儲(chǔ)子系統(tǒng)存取設(shè)計(jì)方案以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問，并提高數(shù)據(jù)存取效率以節(jié)省數(shù)字信號(hào)處理器的數(shù)據(jù)存取時(shí)間。對(duì)應(yīng)于上述方法實(shí)施例，如圖14所示，為本發(fā)明實(shí)施例一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置結(jié)構(gòu)示意圖，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置包括第一獲取單元1401，用于獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)
13應(yīng)的并行寫入地址；第一地址置換單元1402，用于將所述寫入數(shù)據(jù)的地址置換為所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；寫入單元1403，用于根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入?？蛇x的，在本發(fā)明一實(shí)施例中，所述第一獲取單元1401，進(jìn)一步用于當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，獲取來(lái)自所述處理器的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址的同時(shí)，獲取來(lái)自所述處理器的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述第一獲取單元1401，進(jìn)一步用于當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，首先通過(guò)所述DMA 提供來(lái)自所述處理器外部設(shè)備的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述第一獲取單元1401，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址， 包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器?？蛇x的，在本發(fā)明一實(shí)施例中，所述第一獲取單元1401，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址， 包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。可選的，在本發(fā)明一實(shí)施例中，所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址中包括寫入選擇標(biāo)記位；所述寫入單元1403，進(jìn)一步用于根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，利用其中的所述寫入選擇標(biāo)記位，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行選擇性寫入。上述技術(shù)方案可以對(duì)數(shù)字信號(hào)處理器中各種復(fù)雜的數(shù)字信號(hào)處理算法，提供一種靈活的存儲(chǔ)子系統(tǒng)存取設(shè)計(jì)方案以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問，并提高數(shù)據(jù)存取效率以節(jié)省數(shù)字信號(hào)處理器的數(shù)據(jù)存取時(shí)間。對(duì)應(yīng)于上述方法實(shí)施例，如圖15所示，為本發(fā)明實(shí)施例本發(fā)明實(shí)施例提供了一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置結(jié)構(gòu)示意圖，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置包括第二獲取單元1501，用于獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址；讀出單元1502，用于根據(jù)所述并行讀取地址，從所述并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)；第二地址置換單元1503，用于將所述讀出數(shù)據(jù)的并行讀取地址置換為所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址后以進(jìn)行讀取?？蛇x的，在本發(fā)明一實(shí)施例中，所述第二獲取單元1501，進(jìn)一步用于當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，獲取來(lái)自所述處理器的讀出數(shù)據(jù)的并行讀取地址的同時(shí)，獲取來(lái)自所述處理器的所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址。可選的，在本發(fā)明一實(shí)施例中，所述第二獲取單元1501，進(jìn)一步用于當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，首先通過(guò)所述DMA 提供來(lái)自所述處理器外部設(shè)備的讀出數(shù)據(jù)地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述第二獲取單元1501，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器?？蛇x的，在本發(fā)明一實(shí)施例中，所述第二獲取單元1501，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址?？蛇x的，在本發(fā)明一實(shí)施例中，所述并行讀取地址包括所述并行隨機(jī)存儲(chǔ)器中的一個(gè)或多個(gè)相同存儲(chǔ)塊的地址。上述技術(shù)方案可以對(duì)數(shù)字信號(hào)處理器中各種復(fù)雜的數(shù)字信號(hào)處理算法，提供一種靈活的存儲(chǔ)子系統(tǒng)存取設(shè)計(jì)方案以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問，并提高數(shù)據(jù)存取效率以節(jié)省數(shù)字信號(hào)處理器的數(shù)據(jù)存取時(shí)間。另外，本發(fā)明實(shí)施例還提供一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器及上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置。另外，本發(fā)明實(shí)施例還提供一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器及上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置。另外，本發(fā)明實(shí)施例還提供了一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器、上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置和上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置。需要說(shuō)明的是，本發(fā)明實(shí)施例上述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置和/或基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置可以單獨(dú)設(shè)置于并行隨機(jī)存儲(chǔ)器外，也可以與并行隨機(jī)存儲(chǔ)器設(shè)置在同一個(gè)硬件單元之中，本發(fā)明實(shí)施例并不以此為限。基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置是一個(gè)N路或一路輸入、N路輸出的多路選擇器，每個(gè)輸出可選擇N個(gè)輸入的任一個(gè)，N路輸入用于運(yùn)算結(jié)果的存儲(chǔ)，一路輸入用于DMA 的數(shù)據(jù)引入。N路輸出連至并行隨機(jī)存儲(chǔ)器的N路輸入。并行隨機(jī)存儲(chǔ)器是由N塊隨機(jī)存儲(chǔ)器構(gòu)成的并行存儲(chǔ)單元。該并行存儲(chǔ)單元包含 N路輸入和N路輸出。輸入可以由基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置提供，輸出連接至基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置。基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置是由N路輸入，N路或一路輸出的多路選擇器。每個(gè)輸出可選擇N個(gè)輸入的任一個(gè)。N路輸出用于輸入數(shù)據(jù)的讀取，一路輸出用于向 DMA的數(shù)據(jù)輸出。N路輸入由硬件并行隨機(jī)存儲(chǔ)器提供。本發(fā)明公開了一種可重構(gòu)和可編程的支持并行無(wú)沖突數(shù)據(jù)存取的存儲(chǔ)子系統(tǒng)設(shè)計(jì)。該存儲(chǔ)子系統(tǒng)采用并行隨機(jī)存儲(chǔ)器作為存儲(chǔ)單元。通過(guò)基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置和基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置來(lái)控制數(shù)據(jù)在存儲(chǔ)器中和在并行傳輸中的位置，來(lái)達(dá)到并行無(wú)沖突的數(shù)據(jù)訪問?；诓⑿须S機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置和基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置均為可重構(gòu)和可編程的硬件模塊，二者都提供面向處理器的并行數(shù)據(jù)訪問和外部存儲(chǔ)器控制器的數(shù)據(jù)流訪問。本發(fā)明實(shí)施例上述技術(shù)方案因?yàn)椴捎脤懭霐?shù)據(jù)或讀出數(shù)據(jù)采用串行地址與并行地址置換的技術(shù)手段，所以可以對(duì)數(shù)字信號(hào)處理器中各種復(fù)雜的數(shù)字信號(hào)處理算法，提供一種靈活的存儲(chǔ)子系統(tǒng)存取設(shè)計(jì)方案以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問，并提高數(shù)據(jù)存取效率以節(jié)省數(shù)字信號(hào)處理器的數(shù)據(jù)存取時(shí)間。本領(lǐng)域技術(shù)人員還可以了解到本發(fā)明實(shí)施例列出的各種說(shuō)明性邏輯塊 (illustrative logical block)，單元，和步驟可以通過(guò)電子硬件、電腦軟件，或兩者的結(jié)合進(jìn)行實(shí)現(xiàn)。為清楚展示硬件和軟件的可替換性(interchangeability)，上述的各種說(shuō)明性部件(illustrative components)，單元和步驟已經(jīng)通用地描述了它們的功能。這樣的功能是通過(guò)硬件還是軟件來(lái)實(shí)現(xiàn)取決于特定的應(yīng)用和整個(gè)系統(tǒng)的設(shè)計(jì)要求。本領(lǐng)域技術(shù)人員可以對(duì)于每種特定的應(yīng)用，可以使用各種方法實(shí)現(xiàn)所述的功能，但這種實(shí)現(xiàn)不應(yīng)被理解為超出本發(fā)明實(shí)施例保護(hù)的范圍。本發(fā)明實(shí)施例中所描述的各種說(shuō)明性的邏輯塊，或單元都可以通過(guò)通用處理器， 數(shù)字信號(hào)處理器，專用集成電路(ASIC)，現(xiàn)場(chǎng)可編程門陣列(FPGA)或其它可編程邏輯裝置，離散門或晶體管邏輯，離散硬件部件，或上述任何組合的設(shè)計(jì)來(lái)實(shí)現(xiàn)或操作所描述的功能。通用處理器可以為微處理器，可選地，該通用處理器也可以為任何傳統(tǒng)的處理器、控制器、微控制器或狀態(tài)機(jī)。處理器也可以通過(guò)計(jì)算裝置的組合來(lái)實(shí)現(xiàn)，例如數(shù)字信號(hào)處理器和微處理器，多個(gè)微處理器，一個(gè)或多個(gè)微處理器聯(lián)合一個(gè)數(shù)字信號(hào)處理器核，或任何其它類似的配置來(lái)實(shí)現(xiàn)。本發(fā)明實(shí)施例中所描述的方法或算法的步驟可以直接嵌入硬件、處理器執(zhí)行的軟件模塊、或者這兩者的結(jié)合。軟件模塊可以存儲(chǔ)于RAM存儲(chǔ)器、閃存、ROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、寄存器、硬盤、可移動(dòng)磁盤、⑶-ROM或本領(lǐng)域中其它任意形式的存儲(chǔ)媒介中。示例性地，存儲(chǔ)媒介可以與處理器連接，以使得處理器可以從存儲(chǔ)媒介中讀取信息，并可以向存儲(chǔ)媒介存寫信息?？蛇x地，存儲(chǔ)媒介還可以集成到處理器中。處理器和存儲(chǔ)媒介可以設(shè)置于ASIC中，ASIC可以設(shè)置于用戶終端中。可選地，處理器和存儲(chǔ)媒介也可以設(shè)置于用戶終端中的不同的部件中。在一個(gè)或多個(gè)示例性的設(shè)計(jì)中，本發(fā)明實(shí)施例所描述的上述功能可以在硬件、軟件、固件或這三者的任意組合來(lái)實(shí)現(xiàn)。如果在軟件中實(shí)現(xiàn)，這些功能可以存儲(chǔ)與電腦可讀的媒介上，或以一個(gè)或多個(gè)指令或代碼形式傳輸于電腦可讀的媒介上。電腦可讀媒介包括電腦存儲(chǔ)媒介和便于使得讓電腦程序從一個(gè)地方轉(zhuǎn)移到其它地方的通信媒介。存儲(chǔ)媒介可以是任何通用或特殊電腦可以接入訪問的可用媒體。例如，這樣的電腦可讀媒體可以包括但不限于RAM、ROM、EEPROM、CD-ROM或其它光盤存儲(chǔ)、磁盤存儲(chǔ)或其它磁性存儲(chǔ)裝置，或其它任何可以用于承載或存儲(chǔ)以指令或數(shù)據(jù)結(jié)構(gòu)和其它可被通用或特殊電腦、或通用或特殊處理器讀取形式的程序代碼的媒介。此外，任何連接都可以被適當(dāng)?shù)囟x為電腦可讀媒介，例如，如果軟件是從一個(gè)網(wǎng)站站點(diǎn)、服務(wù)器或其它遠(yuǎn)程資源通過(guò)一個(gè)同軸電纜、光纖電腦、雙絞線、數(shù)字用戶線(DSL)或以例如紅外、無(wú)線和微波等無(wú)線方式傳輸?shù)囊脖话谒x的電腦可讀媒介中。所述的碟片(disk)和磁盤(disc)包括壓縮磁盤、鐳射盤、光盤、DVD、 軟盤和藍(lán)光光盤，磁盤通常以磁性復(fù)制數(shù)據(jù)，而碟片通常以激光進(jìn)行光學(xué)復(fù)制數(shù)據(jù)。上述的組合也可以包含在電腦可讀媒介中。 以上所述的具體實(shí)施方式
，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式
而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法，其特征在于，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法包括獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；將所述寫入數(shù)據(jù)的地址置換為所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入。
2.如權(quán)利要求1所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法，其特征在于，所述獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，獲取來(lái)自所述處理器的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址的同時(shí)，獲取來(lái)自所述處理器的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。
3.如權(quán)利要求1所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法，其特征在于，所述獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)， 首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。
4.如權(quán)利要求3所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法，其特征在于，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器。
5.如權(quán)利要求3所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法，其特征在于，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。
6.如權(quán)利要求1所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入方法，其特征在于，所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址中包括寫入選擇標(biāo)記位；所述根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入，包括根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，利用其中的所述寫入選擇標(biāo)記位， 將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行選擇性寫入。
7.一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法，其特征在于，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法包括獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址； 根據(jù)所述并行讀取地址，從所述并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)； 將所述讀出數(shù)據(jù)的并行讀取地址置換為所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址后進(jìn)行讀取。
8.如權(quán)利要求7所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法，其特征在于，所述獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址，包括當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，獲取來(lái)自所述處理器的讀出數(shù)據(jù)的并行讀取地址的同時(shí)，根據(jù)來(lái)自所述處理器的所述并行讀取地址產(chǎn)生并獲取來(lái)自所述處理器的所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址。
9.如權(quán)利要求7所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法，其特征在于，所述獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址，包括當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)， 首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的讀出數(shù)據(jù)地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址。
10.如權(quán)利要求9所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法，其特征在于，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址；所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器。
11.如權(quán)利要求9所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法，其特征在于，所述利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址。
12.如權(quán)利要求7所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取方法，其特征在于，所述并行讀取地址包括所述并行隨機(jī)存儲(chǔ)器中的一個(gè)或多個(gè)相同存儲(chǔ)塊的地址。
13.一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置，其特征在于，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置包括第一獲取單元，用于獲取寫入數(shù)據(jù)、所述寫入數(shù)據(jù)的地址及所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；第一地址置換單元，用于將所述寫入數(shù)據(jù)的地址置換為所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；寫入單元，用于根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入。
14.如權(quán)利要求13所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置，其特征在于，所述第一獲取單元，進(jìn)一步用于當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，獲取來(lái)自所述處理器的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址的同時(shí)，獲取來(lái)自所述處理器的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。
15.如權(quán)利要求13所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置，其特征在于，所述第一獲取單元，進(jìn)一步用于當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的寫入數(shù)據(jù)和所述寫入數(shù)據(jù)的地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。
16.如權(quán)利要求15所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置，其特征在于，所述第一獲取單元，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器。
17.如權(quán)利要求15所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置，其特征在于，所述第一獲取單元，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址。
18.如權(quán)利要求13所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置，其特征在于，所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址中包括寫入選擇標(biāo)記位；所述寫入單元，進(jìn)一步用于根據(jù)所述寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，利用其中的所述寫入選擇標(biāo)記位，將所述寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行選擇性寫入。
19.一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置，其特征在于，所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置包括第二獲取單元，用于獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址；讀出單元，用于根據(jù)所述并行讀取地址，從所述并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)；第二地址置換單元，用于將所述讀出數(shù)據(jù)的并行讀取地址置換為所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址后以進(jìn)行讀取。
20.如權(quán)利要求19所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置，其特征在于，所述第二獲取單元，進(jìn)一步用于當(dāng)為處理器對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，獲取來(lái)自所述處理器的讀出數(shù)據(jù)的并行讀取地址的同時(shí)，獲取來(lái)自所述處理器的所述并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址。
21.如權(quán)利要求19所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置，其特征在于，所述第二獲取單元，進(jìn)一步用于當(dāng)為處理器外部設(shè)備通過(guò)直接內(nèi)存存取DMA對(duì)所述并行隨機(jī)存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，首先通過(guò)所述DMA提供來(lái)自所述處理器外部設(shè)備的讀出數(shù)據(jù)地址，然后利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址。
22.如權(quán)利要求21所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置，其特征在于，所述第二獲取單元，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的順序地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址；所述順序地址生成器至少包括如下之一串行地址生成器、非連續(xù)的一維地址生成器、非連續(xù)的二維地址生成器。
23.如權(quán)利要求21所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置，其特征在于，所述第二獲取單元，進(jìn)一步具體用于利用可重構(gòu)的地址序列生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址，包括利用所述并行隨機(jī)存儲(chǔ)器本地的基于查找表的地址生成器生成來(lái)自所述處理器外部設(shè)備的所述讀出數(shù)據(jù)地址對(duì)應(yīng)的所述并行隨機(jī)存儲(chǔ)器的并行讀取地址。
24.如權(quán)利要求19所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置，其特征在于，所述并行讀取地址包括所述并行隨機(jī)存儲(chǔ)器中的一個(gè)或多個(gè)相同存儲(chǔ)塊的地址。
25.一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，其特征在于，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器及權(quán)利要求13-18中任一項(xiàng)所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置。
26.一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，其特征在于，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器及權(quán)利要求19-24中任一項(xiàng)所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置。
27.一種存儲(chǔ)子系統(tǒng)，所述存儲(chǔ)子系統(tǒng)應(yīng)用于并行數(shù)字信號(hào)處理器，其特征在于，所述存儲(chǔ)子系統(tǒng)包括并行隨機(jī)存儲(chǔ)器、權(quán)利要求13-18中任一項(xiàng)所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入裝置和權(quán)利要求19-24中任一項(xiàng)所述基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)讀取裝置。
全文摘要
本發(fā)明提供一種基于并行隨機(jī)存儲(chǔ)器的數(shù)據(jù)寫入、讀取方法、裝置及系統(tǒng)，所述數(shù)據(jù)寫入方法包括獲取寫入數(shù)據(jù)、寫入數(shù)據(jù)的地址及寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；將寫入數(shù)據(jù)的地址置換為寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址；根據(jù)寫入數(shù)據(jù)對(duì)應(yīng)的并行寫入地址，將寫入數(shù)據(jù)于并行隨機(jī)存儲(chǔ)器中進(jìn)行寫入。所述數(shù)據(jù)讀取方法包括獲取并行隨機(jī)存儲(chǔ)器的并行讀取地址和并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址；根據(jù)并行讀取地址，從并行隨機(jī)存儲(chǔ)器中獲取讀出數(shù)據(jù)；將讀出數(shù)據(jù)的并行讀取地址置換為并行讀取地址對(duì)應(yīng)的讀出數(shù)據(jù)地址后進(jìn)行讀取。本發(fā)明提供一種靈活的存儲(chǔ)子系統(tǒng)存取設(shè)計(jì)方案以對(duì)各種存取方式提供無(wú)沖突的并行數(shù)據(jù)訪問，并提高數(shù)據(jù)存取效率以節(jié)省數(shù)據(jù)存取時(shí)間。
文檔編號(hào)G06F13/28GK102508802SQ20111036383
公開日2012年6月20日 申請(qǐng)日期2011年11月16日 優(yōu)先權(quán)日2011年11月16日
發(fā)明者劉大可, 安德里雅思·卡爾松, 猷阿·索, 王建 申請(qǐng)人:劉大可