本發(fā)明屬于量子計算，特別是一種量子線路的優(yōu)化方法、裝置及介質(zhì)。

背景技術(shù)：

1、量子計算機(jī)是一類遵循量子力學(xué)規(guī)律進(jìn)行高速數(shù)學(xué)和邏輯運(yùn)算、存儲及處理量子信息的物理裝置。當(dāng)某個裝置處理和計算的是量子信息，運(yùn)行的是量子算法時，它就是量子計算機(jī)。量子計算機(jī)因其具有相對普通計算機(jī)更高效的處理數(shù)學(xué)問題的能力，例如，能將破解rsa密鑰的時間從數(shù)百年加速到數(shù)小時，故成為一種正在研究中的關(guān)鍵技術(shù)。

2、由于硬件條件的限制，目前的量子芯片只能運(yùn)行一些基礎(chǔ)的、特定的量子邏輯門，因此需要對量子線路進(jìn)行編譯優(yōu)化，以使編譯后的量子線路能在量子芯片上運(yùn)行。但是，編譯后的量子線路中經(jīng)常會存在一些冗余線路，從而影響量子線路的運(yùn)行效率，如何解決上述問題成為目前一個重要的研究內(nèi)容。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明的目的是提供一種量子線路的優(yōu)化方法、裝置及介質(zhì)，以解決現(xiàn)有技術(shù)中的不足，通過設(shè)置優(yōu)化條件，獲得滿足優(yōu)化條件的量子線路并執(zhí)行優(yōu)化操作，實(shí)現(xiàn)降低量子線路中的量子邏輯門數(shù)量，使得優(yōu)化后的量子線路的深度更小，為提高量子線路在量子芯片上的計算效率提供基礎(chǔ)。

2、本技術(shù)的一個實(shí)施例提供了一種量子線路的優(yōu)化方法，所述方法包括：

3、獲得待優(yōu)化量子線路中的初始量子邏輯門，并將所述初始量子邏輯門轉(zhuǎn)換為基礎(chǔ)量子邏輯門，其中，所述基礎(chǔ)量子邏輯門包括：cz門、rx門以及rz門；

4、遍歷所述基礎(chǔ)量子邏輯門，依次判斷每一所述基礎(chǔ)量子邏輯門是否符合優(yōu)化條件；其中，所述優(yōu)化條件包括利用單個量子邏輯門替換多個基礎(chǔ)量子邏輯門，所述多個基礎(chǔ)量子邏輯門的旋轉(zhuǎn)角度不同于所述單個量子邏輯門；

5、響應(yīng)于所述基礎(chǔ)量子邏輯門中存在多個基礎(chǔ)量子邏輯門符合所述優(yōu)化條件，生成與所述待優(yōu)化量子線路等價、且量子芯片支持運(yùn)行的目標(biāo)量子線路，其中，所述目標(biāo)量子線路的深度更小。

6、可選的，所述獲得待優(yōu)化量子線路中的初始量子邏輯門，并將所述初始量子邏輯門轉(zhuǎn)換為基礎(chǔ)量子邏輯門，包括：

7、獲取所述待優(yōu)化量子線路中量子芯片不支持直接運(yùn)算的量子邏輯門作為所述初始量子邏輯門；

8、將所述初始量子邏輯門等價轉(zhuǎn)換為目標(biāo)u3門以及cnot門；

9、將所述目標(biāo)u3門轉(zhuǎn)換為所述rx門、所述rz門；以及將所述cnot門轉(zhuǎn)換為量子芯片支持的所述cz門。

10、可選的，所述遍歷所述基礎(chǔ)量子邏輯門，依次判斷每一所述基礎(chǔ)量子邏輯門是否符合優(yōu)化條件之前，所述方法還包括：

11、查詢所述基礎(chǔ)邏輯門中的所有rz門，將所有所述rz門調(diào)整至所述待優(yōu)化量子線路的最后層時序，并合并所述最后層時序的所有所述rz門。

12、可選的，所述查詢所述基礎(chǔ)邏輯門中的所有rz門，將所有所述rz門調(diào)整至所述待優(yōu)化量子線路的最后層時序，包括：

13、獲取一所述rz門，并獲取所述rz門的下一個時序的量子邏輯門作為相鄰量子邏輯門；

14、若所述相鄰量子邏輯門為所述cz門，則將所述rz門調(diào)整至所述cz門之后。

15、可選的，所述獲取一所述rz門，并獲取所述rz門的下一個時序的量子邏輯門作為相鄰量子邏輯門之后，所述方法還包括：

16、若所述相鄰量子邏輯門為所述rx門，則將所述rz門調(diào)整至所述rx門之后，并將所述rx門轉(zhuǎn)換為特定量子邏輯門；其中，所述rz門與所述rx門的酉矩陣乘積與所述特定量子邏輯門與所述rz門的酉矩陣乘積相等，所述特定量子邏輯門包括rphi門，所述rphi門用于將量子態(tài)繞xy軸平面的任意旋轉(zhuǎn)軸進(jìn)行角度旋轉(zhuǎn)。

17、可選的，若所述待優(yōu)化量子線路中包括相鄰的兩個角度參數(shù)為π的所述特定量子邏輯門，則直接進(jìn)行合并操作。

18、本技術(shù)的又一實(shí)施例提供了一種量子線路的優(yōu)化裝置，所述裝置包括：

19、獲得模塊，用于獲得待優(yōu)化量子線路中的初始量子邏輯門，并將所述初始量子邏輯門轉(zhuǎn)換為基礎(chǔ)量子邏輯門，其中，所述基礎(chǔ)量子邏輯門包括：cz門、rx門以及rz門；

20、遍歷模塊，用于遍歷所述基礎(chǔ)量子邏輯門，依次判斷每一所述基礎(chǔ)量子邏輯門是否符合優(yōu)化條件；其中，所述優(yōu)化條件包括利用單個量子邏輯門替換多個基礎(chǔ)量子邏輯門，所述多個基礎(chǔ)量子邏輯門的旋轉(zhuǎn)角度不同于所述單個量子邏輯門；

21、生成模塊，用于響應(yīng)于所述基礎(chǔ)量子邏輯門中存在多個基礎(chǔ)量子邏輯門符合所述優(yōu)化條件，生成與所述待優(yōu)化量子線路等價、且量子芯片支持運(yùn)行的目標(biāo)量子線路，其中，所述目標(biāo)量子線路的深度更小。

22、可選的，所述獲得模塊，包括：

23、第一獲取單元，用于獲取所述待優(yōu)化量子線路中量子芯片不支持直接運(yùn)算的量子邏輯門作為所述初始量子邏輯門；

24、第一轉(zhuǎn)換單元，用于將所述初始量子邏輯門等價轉(zhuǎn)換為目標(biāo)u3門以及cnot門；

25、第二轉(zhuǎn)換單元，用于將所述目標(biāo)u3門轉(zhuǎn)換為所述rx門、所述rz門；以及將所述cnot門轉(zhuǎn)換為量子芯片支持的所述cz門。

26、可選的，所述遍歷模塊之前，所述裝置還包括：

27、查詢模塊，用于查詢所述基礎(chǔ)邏輯門中的所有rz門，將所有所述rz門調(diào)整至所述待優(yōu)化量子線路的最后層時序，并合并所述最后層時序的所有所述rz門。

28、可選的，所述查詢模塊，包括：

29、第二獲取單元，用于獲取一所述rz門，并獲取所述rz門的下一個時序的量子邏輯門作為相鄰量子邏輯門；

30、第一調(diào)整單元，用于若所述相鄰量子邏輯門為所述cz門，則將所述rz門調(diào)整至所述cz門之后。

31、可選的，所述查詢模塊，還包括：

32、第二調(diào)整單元，用于若所述相鄰量子邏輯門為所述rx門，則將所述rz門調(diào)整至所述rx門之后，并將所述rx門轉(zhuǎn)換為特定量子邏輯門；其中，所述rz門與所述rx門的酉矩陣乘積與所述特定量子邏輯門與所述rz門的酉矩陣乘積相等，所述特定量子邏輯門包括rphi門，所述rphi門用于將量子態(tài)繞xy軸平面的任意旋轉(zhuǎn)軸進(jìn)行角度旋轉(zhuǎn)。

33、本技術(shù)的一個實(shí)施例提供了一種量子計算機(jī)操作系統(tǒng)，利用上述任一項所述的優(yōu)化方法進(jìn)行量子線路優(yōu)化。

34、本技術(shù)的一個實(shí)施例提供了一種存儲介質(zhì)，所述存儲介質(zhì)中存儲有計算機(jī)程序，其中，所述計算機(jī)程序被設(shè)置為運(yùn)行時執(zhí)行上述任一項所述的方法。

35、本技術(shù)的一個實(shí)施例提供了一種電子裝置，包括存儲器和處理器，所述存儲器中存儲有計算機(jī)程序，所述處理器被設(shè)置為運(yùn)行所述計算機(jī)程序以執(zhí)行上述任一項所述的方法。

36、與現(xiàn)有技術(shù)相比，本發(fā)明首先獲得待優(yōu)化量子線路中的初始量子邏輯門，并將初始量子邏輯門轉(zhuǎn)換為基礎(chǔ)量子邏輯門，然后遍歷基礎(chǔ)量子邏輯門，依次判斷每一基礎(chǔ)量子邏輯門是否符合優(yōu)化條件，最后響應(yīng)于基礎(chǔ)量子邏輯門中存在多個基礎(chǔ)量子邏輯門符合優(yōu)化條件，生成與待優(yōu)化量子線路等價、且量子芯片支持運(yùn)行的目標(biāo)量子線路，通過設(shè)置優(yōu)化條件，獲得滿足優(yōu)化條件的量子線路并執(zhí)行優(yōu)化操作，實(shí)現(xiàn)降低量子線路中的量子邏輯門數(shù)量，使得優(yōu)化后的量子線路的深度更小，為提高量子線路在量子芯片上的計算效率提供基礎(chǔ)。