實施方式涉及非易失性半導體存儲器。

背景技術：

在非易失性半導體存儲器中，寫入差錯(write error)和讀出時的誤寫入(read disturb)的折衷選擇變成問題。

例如，在作為非易失性半導體存儲器之一的磁隨機存取存儲器中，與作為存儲器單元的磁阻效應元件的特性提高相應地存在寫入電流降低的傾向。另一方面，讀出電流需要比寫入電流小，但為了實現高速傳感，無法充分地減小其值。其結果，存在寫入電流與讀出電流之間的電流差(余量)變小這樣的現狀。

另外，非易失性半導體存儲器一般具有存儲器單元陣列內的多個存儲器單元分別具有不同的寫入電流這樣的寫入特性的偏差。但是，寫入電流以及讀出電流通過對于它們而言共同的存取晶體管(同一路徑)而被供給到存儲器單元。

因此，如果設計能夠供給能夠對寫入特性最差(寫入電流最大)的存儲器單元正確地進行寫入那樣的寫入電流的存取晶體管，則有時在對寫入特性最好(寫入電流最小)的存儲器單元進行讀出時，讀出電流超過寫入閾值，發(fā)生誤寫入。

另外，如果設計能夠供給在對寫入特性最好的存儲器單元進行讀出時讀出電流不超過寫入閾值那樣的讀出電流的存取晶體管，則有時在對寫入特性最差的存儲器單元進行寫入時，寫入電流無法超過寫入閾值，發(fā)生寫入差錯。

專利文獻1：日本特開2010-118542號公報

專利文獻2：日本特開2010-218658號公報

專利文獻3：日本特開2014-191835號公報

技術實現要素：

實施方式提出一種能夠防止寫入差錯和讀出時的誤寫入的技術。

根據實施方式，提供一種非易失性半導體存儲器，其特征在于，具備：半導體基板；所述半導體基板內的第1基板區(qū)域；所述第1基板區(qū)域內的第1單元部件，包括第1存儲器單元、及控制端子與第1字線連接、將所述第1基板區(qū)域作為溝道、對所述第1存儲器單元供給讀出電流或者寫入電流的第1晶體管；以及基板電位設定電路，在對所述第1存儲器單元供給所述讀出電流時，將所述第1基板區(qū)域設定為第1基板電位，在對所述第1存儲器單元供給所述寫入電流時，將所述第1基板區(qū)域設定為與所述第1基板電位不同的第2基板電位。

附圖說明

圖1是電阻變化存儲器的整體圖。

圖2是示出存儲器單元陣列的布局的第1實施例的電路圖。

圖3A是示出在圖2的布局中設定基板電位的例子的電路圖。

圖3B是示出在圖2的布局中設定基板電位的例子的電路圖。

圖4是示出存儲器單元陣列的布局的第2實施例的電路圖。

圖5A是示出在圖4的布局中設定基板電位的例子的電路圖。

圖5B是示出在圖4的布局中設定基板電位的例子的電路圖。

圖6A是示出存儲器單元陣列的布局的第3實施例的電路圖。

圖6B是示出存儲器單元陣列的布局的第3實施例的電路圖。

圖7是示出存儲器單元陣列的布局的第4實施例的電路圖。

圖8是示出讀出時的動作波形的例子的波形圖。

圖9是示出讀出時的動作波形的例子的波形圖。

圖10是示出寫入時的動作波形的例子的波形圖。

圖11是示出存儲器單元陣列的布局的第5實施例的俯視圖。

圖12是示出圖11的區(qū)域X的俯視圖。

圖13是沿著圖12的XIII-XIII線的剖面圖。

圖14是沿著圖12的XIV-XIV線的剖面圖。

圖15是沿著圖12的XV-XV線的剖面圖。

圖16是沿著圖12的XVI-XVI線的剖面圖。

圖17是示出圖12的單元部件CU-L的等價電路的電路圖。

圖18是示出針對分級位線構造的存儲器單元陣列的應用例的框圖。

圖19是示出圖18的子陣列及其外圍電路的例子的框圖。

圖20是示出圖18的子陣列及其外圍電路的例子的電路圖。

圖21是示出非易失高速緩存系統(tǒng)的例子的圖。

圖22是示出磁阻效應元件的例子的圖。

圖23是示出磁阻效應元件的例子的圖。

(符號說明)

10：存儲器單元陣列；11a：行解碼器；11b：列解碼器；12：列選擇電路；14：讀出放大器；15：控制電路；16a、16b、16c、16d：外圍電路；17：讀出/寫入控制電路；21：半導體基板；22：P型阱區(qū)域；23：N型雜質擴散層；24：柵極絕緣層；25：下部電極；26：層間絕緣層。

具體實施方式

以下，參照附圖，說明實施例。

以下的實施例應用于通過同一路徑對存儲器單元供給寫入電流和讀出電流的非易失性半導體存儲器，例如應用于存儲器單元陣列具備多個單元部件并且1個單元部件具備串聯連接的存儲器單元和存取晶體管的非易失性半導體存儲器。

在此，存儲器單元是指存儲數據的元件。例如，存儲器單元具備磁阻效應元件、相變元件等電阻變化元件。另外，存取晶體管是指選擇存儲器單元陣列的多行中的1個的元件。例如，存取晶體管具備柵極與字線連接的FET(Field Effect Transistor，場效應晶體管)。

在這樣的非易失性半導體存儲器中，在以下的實施例中，提出在存儲器單元陣列內設置電分離的多個基板區(qū)域(例如多個阱區(qū)域)、并且在各基板區(qū)域內配置多個單元部件這樣的新的器件構造。

在該情況下，能夠針對每個基板區(qū)域，設定存取晶體管的基板電位(背柵偏壓)。

例如，能夠分別獨立地設定包括變成讀出/寫入的對象的1行中的、即與所選擇的1根字線連接的多個存取晶體管的基板區(qū)域(存取區(qū)域)的基板電位以及包括不變成讀出/寫入的對象的非選擇的一行或者多行的基板區(qū)域(非存取區(qū)域)的基板電位。

其結果，能夠在寫入時調整作為存取區(qū)域的基板區(qū)域的基板電位、即在所選擇的存儲器單元中流過的寫入電流，以使得在所選擇的存儲器單元中不發(fā)生寫入差錯、即在所選擇的存儲器單元中正確地執(zhí)行寫入。

另外，能夠在讀出時調整作為存取區(qū)域的基板區(qū)域的基板電位、即在所選擇的存儲器單元中流過的讀出電流，以使得在所選擇的存儲器單元中沒有誤寫入地執(zhí)行讀出。

進而，能夠在讀出/寫入時設定作為非存取區(qū)域的基板區(qū)域的基板電位，以使得在非選擇的存儲器單元中不產生泄漏電流。能夠在讀出/寫入時以外的例如備用(stand-by)時，將所有基板區(qū)域的基板電位設定成在所有存儲器單元中不產生泄漏電流那樣的值。

此外，在以下的實施例中，如上所述，著眼于使存儲器單元陣列內的多個基板區(qū)域的基板電位、即存取區(qū)域以及非存取區(qū)域的基板電位在寫入時和讀出時相互不同這一點來進行說明。這與例如使多個基板區(qū)域的基板電位在存取時(選擇時)和非存取時(非選擇時)相互不同這樣的技術不同。

[整體結構]

圖1示出了非易失性半導體存儲器的主要部。

存儲器單元陣列10具備多個單元部件的陣列。行解碼器11a以及列解碼器11b根據地址信號Add，對存儲器單元陣列10內的多個單元部件進行隨機存取。

列選擇電路12具有根據來自列解碼器11b的信號而將存儲器單元陣列10和讀出放大器14相互電連接的作用。

讀出/寫入控制電路17在讀出時對存儲器單元陣列10內的選擇出的單元部件供給讀出電流。讀出放大器14通過檢測讀出電流，從所選擇的單元部件內的存儲器單元讀出數據。

另外，讀出/寫入控制電路17通過在寫入時對存儲器單元陣列10內的選擇出的單元部件供給寫入電流，在所選擇的單元部件內的存儲器單元中寫入數據。

基板電位設定電路13在讀出/寫入時，設定基板電位。在此，基板電位是指半導體基板內的多個基板區(qū)域的電位。

控制電路15控制行解碼器11a、列解碼器11b、基板電位設定電路13、讀出放大器14以及讀出/寫入控制電路17的動作。

[第1實施例]

圖2示出了存儲器單元陣列的布局的第1實施例。

m個基板區(qū)域Sub0、Sub1、…Sub(m-1)配置于半導體基板內，相互電分離。其中，m是2以上的自然數。m個基板區(qū)域Sub0、Sub1、…Sub(m-1)是例如阱區(qū)域。此外，關于存儲器單元陣列的器件構造，在后面敘述。

m個基板區(qū)域Sub0、Sub1、…Sub(m-1)分別包括多個單元部件CU-L、CU-R。多個單元部件CU-L、CU-R分別具備存儲器單元MC以及存取晶體管AT。

存儲器單元MC是例如2端子元件，是根據寫入電流(雙向電流)而電阻值變化的電阻變化元件。存取晶體管AT是例如具有柵極(控制端子)、源極以及漏極的FET(Field Effect Transistor，場效應晶體管)，將m個基板區(qū)域Sub0、Sub1、…Sub(m-1)中的1個設為溝道(電流路徑)。

存取晶體管AT的溝道與存儲器單元MC串聯連接。即，存取晶體管AT在讀出時對存儲器單元MC供給讀出電流、并且在寫入時對存儲器單元MC供給寫入電流。

i根字線WL0、WL1、…WL(i-2)、WL(i-1)分別在第1方向上延伸，與在第1方向上排列的多個存取晶體管AT的柵極連接。其中，i是2以上的自然數。

m個基板區(qū)域Sub0、Sub1、…Sub(m-1)分別包括與1根字線連接的多個單元部件或者與多根字線連接的多個單元部件。本例子示出m個基板區(qū)域Sub0、Sub1、…Sub(m-1)分別包括與2根字線連接的多個單元部件的情況。

例如，基板區(qū)域Sub0包括與2根字線WL0、WL1連接的多個單元部件CU-L、CU-R，基板區(qū)域Sub1包括與2根字線WL2、WL3連接的多個單元部件CU-L、CU-R，基板區(qū)域Sub(m-1)包括與2根字線WL(i-2)、WL(i-1)連接的多個單元部件CU-L、CU-R。

在本例子中，m個基板區(qū)域Sub0、Sub1、…Sub(m-1)分別與相同數量的字線、例如2根字線對應地設置，但也可以與相互不同的數量的字線對應地設置。

j根位線BL0、…BL(j-1)分別在與第1方向交叉的第2方向上延伸，與在第2方向上排列的多個單元部件CU-L的第1端連接。另外，j根源極線SL0、…SL(j-1)分別在第2方向上延伸，與在第2方向上排列的多個單元部件CU-L的第2端連接。其中，j是2以上的自然數。

同樣地，j根位線BR0、…BR(j-1)分別在第2方向上延伸，與在第2方向上排列的多個單元部件CU-R的第1端連接。另外，j根源極線SR0、…SR(j-1)分別在第2方向上延伸，與在第2方向上排列的多個單元部件CU-R的第2端連接。

本例子示出通過在2個單元部件CU-L、CU-R中存儲互補數據來存儲1位的、所謂2單元1位類型的存儲器單元陣列。

在該情況下，j個列COL0、…COL(j-1)分別包括2個單元部件CU-L、CU-R。但是，存儲器單元陣列不限于本例子。例如，存儲器單元陣列也可以是在1個單元部件中存儲1位的、所謂1單元1位類型。

m根基板接觸線(m根導電線)CL0、CL1、…CL(m-1)與m個基板區(qū)域Sub0、Sub1、…Sub(m-1)對應地設置，并且在第1方向上延伸。m根基板接觸線CL0、CL1、…CL(m-1)分別經由接觸插塞CP而與m個基板區(qū)域Sub0、Sub1、…Sub(m-1)連接。

m根基板接觸線CL0、CL1、…CL(m-1)的第1端經由開關晶體管SWL、SW0L、…SW(m-1)L，與電位設定線(導電線)VbL連接。

開關晶體管SWL、SW0L、…SW(m-1)L是例如具有柵極(控制端子)、源極以及漏極的FET。

通過控制信號EnL，控制開關晶體管SWL的導通/截止。

通過i根字線WL0、WL1、…WL(i-2)、WL(i-1)的電位，控制開關晶體管SW0L、…SW(m-1)L的導通/截止。

在此，開關晶體管SWxL導通意味著開關晶體管SWxL內的多個FET中的至少1個導通。另外，開關晶體管SWxL截止意味著開關晶體管SWxL內的多個FET的全部截止。其中，x是0～(m-1)中的1個。

例如，開關晶體管SW0L與基板區(qū)域Sub0對應地設置。因此，在選擇了與基板區(qū)域Sub0對應的2根字線WL0、WL1中的1個時，即在2根字線WL0、WL1中的1個為激活狀態(tài)(High-level)時，開關晶體管SW0L導通。

另外，開關晶體管SW(m-1)L與基板區(qū)域Sub(m-1)對應地設置。因此，在選擇了與基板區(qū)域Sub(m-1)對應的2根字線WL(i-2)、WL(i-1)中的1個時，即在2根字線WL(i-2)、WL(i-1)中的1個為激活狀態(tài)(High-level)時，開關晶體管SW(m-1)L導通。

m根基板接觸線CL0、CL1、…CL(m-1)的第2端經由開關晶體管SWR、SW0R、…SW(m-1)R，與電位設定線(導電線)VbR連接。

開關晶體管SWR、SW0R、…SW(m-1)R是例如具有柵極(控制端子)、源極以及漏極的FET。

通過控制信號EnR，控制開關晶體管SWR的導通/截止。

通過i根字線WL0、WL1、…WL(i-2)、WL(i-1)的電位，控制開關晶體管SW0R、…SW(m-1)R的導通/截止。

在此，開關晶體管SWxR導通意味著開關晶體管SWxR內的多個FET中的至少1個導通。另外，開關晶體管SWxR截止意味著開關晶體管SWxR內的多個FET的全部截止。其中，x是0～(m-1)中的1個。

例如，開關晶體管SW0R與基板區(qū)域Sub0對應地設置。因此，在選擇了與基板區(qū)域Sub0對應的2根字線WL0、WL1中的1個時，即在2根字線WL0、WL1中的1個為激活狀態(tài)(H-level)時，開關晶體管SW0R導通。

另外，開關晶體管SW(m-1)R與基板區(qū)域Sub(m-1)對應地設置。因此，在選擇了與基板區(qū)域Sub(m-1)對應的2根字線WL(i-2)、WL(i-1)中的1個時，即在2根字線WL(i-2)、WL(i-1)中的1個為激活狀態(tài)(H-level)時，開關晶體管SW(m-1)R導通。

此外，與m根基板接觸線CL0、CL1、…CL(m-1)的第1端連接的開關晶體管SWL、SW0L、…SW(m-1)L和電位設定線VbL、以及與m根基板接觸線CL0、CL1、…CL(m-1)的第2端連接的開關晶體管SWR、SW0R、…SW(m-1)R和電位設定線VbR中的某一方也可以省略。

根據上述存儲器單元陣列，例如，能夠分別獨立地設定包括變成讀出/寫入的對象的與所選擇出的1根字線連接的多個存取晶體管的基板區(qū)域(存取區(qū)域)的基板電位以及包括不變成讀出/寫入的對象的與非選擇的1根或者多根字線連接的多個存取晶體管的基板區(qū)域(非存取區(qū)域)的基板電位。

因此，通過將非存取區(qū)域的基板電位設定為存取晶體管不易導通的電位，例如在存取晶體管是N溝道型FET時設定為負電位，能夠抑制在讀出/寫入時在非存取區(qū)域內產生的泄漏電流。

即，在讀出/寫入時，在非選擇的單元部件中，也在位線以及源極線之間產生電位差。因此，有時即使與非選擇的單元部件連接的字線是非激活狀態(tài)(Low-level)、例如0V，在非選擇的單元部件內的存取晶體管的溝道中也流過泄漏電流。

因此，期望配置非選擇的單元部件的基板區(qū)域(非存取區(qū)域)的基板電位將設定為使存取晶體管的源極(N型)和基板區(qū)域(P型)反向偏置(Backward bias)的電位。其原因為，由此能夠將非存取區(qū)域內的存取晶體管完全設為截止狀態(tài)，抑制在非存取區(qū)域內產生的泄漏電流。

另一方面，在存取區(qū)域中，通過在讀出時和寫入時變更基板電位，能夠充分地確保讀出電流和寫入電流的電流差(余量)。

例如，在寫入時設定存取區(qū)域的基板電位，以使得在所選擇的單元部件中不發(fā)生寫入差錯，即在所選擇的存儲器單元中正確地執(zhí)行寫入。另外，在讀出時設定存取區(qū)域的基板電位，以使得在所選擇的存儲器單元中沒有誤寫入地執(zhí)行讀出。

另外，讀出/寫入時的存取區(qū)域的基板電位在存取晶體管是N溝道型FET時，期望設定為使存取晶體管的源極(N型)和基板區(qū)域(P型)正向偏置(Forward bias)的電位。

此外，在存取晶體管是P溝道型FET時，根據同樣的理由，期望將非存取區(qū)域的基板電位設定為使存取晶體管的源極(P型)和基板區(qū)域(N型)反向偏置(Backward bias)的電位、即正電位，期望將讀出/寫入時的存取區(qū)域的基板電位設定為使存取晶體管的源極(P型)和基板區(qū)域(N型)正向偏置(Forward bias)的電位、即負電位。

另外，為了增大讀出電流和寫入電流的余量，寫入時的存取區(qū)域的基板電位的絕對值期望大于讀出時的存取區(qū)域的基板電位的絕對值。

進而，根據削減讀出/寫入時的泄漏電流這樣的觀點，與1個基板區(qū)域對應的字線的數量期望盡可能少。其原因為，在包括所選擇的字線的基板區(qū)域(存取區(qū)域)內，在與非選擇的字線連接的單元部件中產生泄漏電流。

但是，如果存儲器單元陣列內的基板區(qū)域的數量增加，則用于將這些基板區(qū)域電分離的區(qū)域也增加，所以，作為結果，存儲器單元陣列的尺寸變大。因此，期望在實現泄漏電流的削減與存儲器單元陣列的尺寸的調整的基礎之上，確定基板區(qū)域的數量。

圖3A以及圖3B示出了在圖2的布局中設定基板電位的例子。

列選擇電路12是具有P溝道型FET以及N溝道型FET的轉移柵極，對應于圖1的列選擇電路12。讀出放大器14以及讀出/寫入控制電路17對應于圖1的讀出放大器14以及讀出/寫入控制電路17。

列選擇電路12在選擇列COL0時，將列選擇信號CSL0設定為High level。在本例子中，示出選擇1列的例子，但也能夠構變成同時選擇多列。在該情況下，讀出放大器14的數量期望等于所選擇的列的數量。

讀出/寫入控制電路17在讀出時，將位線BL0、BR0連接到讀出放大器14，將源極線SL0、SR0設定為接地電位。

在讀出時，在與所選擇的1根字線WL(i-1)連接的2個單元部件CU-L、CU-R中流過讀出電流，由此確定位線BL0、BR0的電位。將位線BL0的電位作為VBL輸入到讀出放大器14，將位線BR0的電位作為VbBL輸入到讀出放大器14。

當激活信號SE為High level時，讀出放大器14被激活，變成可動作的狀態(tài)。

讀出/寫入控制電路17在寫入時，將位線BL0以及源極線SL0中的一方設定為High level，將位線BL0以及源極線SL0中的另一方設定為Low level。根據寫入數據，確定位線BL0以及源極線SL0的電位關系(寫入電流的朝向)。

同樣地，讀出/寫入控制電路17在寫入時，將位線BR0以及源極線SR0中的一方設定為High level，將位線BR0以及源極線SR0中的另一方設定為Low level。根據寫入數據，確定位線BR0以及源極線SR0的電位關系(寫入電流的朝向)。

另外，為了在與所選擇的1根字線WL(i-1)連接的2個單元部件CU-L、CU-R中寫入互補數據，將2根位線BL0、BR0中的一方設定為High level，將2根位線BL0、BR0中的另一方設定為Low level。

在此，在選擇字線WL(i-1)時，字線WL(i-1)的電位是High level，開關晶體管SW(m-1)L、SW(m-1)R導通。

此時，如圖3A所示，當控制信號EnL是High level時，開關晶體管SWL導通。

因此，在讀出/寫入時，當選擇字線WL(i-1)并且控制信號EnL是High level時，將電位設定線VbL的電位Vsub1經由開關晶體管SW(m-1)L、SWL而作為基板電位施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。

另一方面，如圖3B所示，當控制信號EnR是High level時，開關晶體管SWR導通。

因此，在讀出/寫入時，當選擇字線WL(i-1)并且控制信號EnR是High level時，將電位設定線VbR的電位Vsub2經由開關晶體管SW(m-1)R、SWR而作為基板電位施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。

此外，字線WL(i-1)以外的非選擇的字線WL0、WL1、…WL(i-2)的電位是Low level，所以開關晶體管SW0L、…SW(m-2)L、SW0R、…SW(m-2)R分別截止。

因此，作為非存取區(qū)域的基板區(qū)域Sub0、Sub1、…Sub(m-2)是浮置狀態(tài)。如果預先對所有基板區(qū)域Sub0、Sub1、…Sub(m-1)施加預定電位(例如負電位)，則在讀出/寫入時，作為非存取區(qū)域的基板區(qū)域Sub0、Sub1、…Sub(m-2)變成預定電位并且浮置。

另外，Vsub1以及Vsub2也可以能夠從多個電位選擇。在該情況下，例如，能夠將讀出時的存取區(qū)域的基板電位從電位設定線VbL設定為Vsub1(＝Vx)，將寫入的存取區(qū)域的基板電位從電位設定線VbL設定為Vsub1(＝Vy)，將讀出/寫入時以外的基板區(qū)域的基板電位從電位設定線VbR設定為Vsub2(＝Vz)。其中，Vx≠Vy≠Vz。

[第2實施例]

第2實施例是第1實施例的變形例。因此，在第2實施例中，通過對與第1實施例相同的要素附加相同的符號，省略其詳細的說明。

圖4示出了存儲器單元陣列的布局的第2實施例。

第2實施例與第1實施例的不同點在于，開關晶體管SW0L、…SW(m-1)L的連接關系。

即，開關晶體管SW0L、…SW(m-1)L的源極以及漏極的一方經由開關晶體管SWL，與基板接觸線CL0、CL1、…CL(m-1)連接，開關晶體管SW0L、…SW(m-1)L的源極以及漏極的另一方與字線WL0、WL1、…WL(i-2)、WL(i-1)連接。

根據本例子，將所選擇的字線的電位作為基板電位施加到存取區(qū)域(所選擇出的基板區(qū)域)。例如，在選擇字線WL(i-1)時，將字線WL(i-1)的電位施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。

在該情況下，除了得到與第1實施例同樣的效果以外，還能夠省略例如圖2(第1實施例)中的電位設定線VbL，所以布線設計變得容易。另外，將字線的電位用作基板電位，所以無需新生成基板電位，通過將充入字線中的電荷與基板共享，能夠對低功耗化作出貢獻。

但是，由于字線的電位為基板電位，所以如果假設所選擇的字線是High level，則通過開關晶體管SWL、SW0L、…SW(m-1)L供給的基板電位為High level。

圖5A以及圖5B示出了在圖4的布局中設定基板電位的例子。

在選擇字線WL(i-1)時，字線WL(i-1)的電位是High level，開關晶體管SW(m-1)L、SW(m-1)R導通。

此時，如圖5A所示，當控制信號EnL是High level時，開關晶體管SWL導通。

因此，在讀出/寫入時，當選擇字線WL(i-1)并且控制信號EnL是High level時，將字線WL(i-1)的電位Vsub1經由開關晶體管SW(m-1)L、SWL而作為基板電位施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。

另一方面，如圖5B所示，當控制信號EnR是High level時，開關晶體管SWR導通。

因此，在讀出/寫入時，當選擇字線WL(i-1)并且控制信號EnR是High level時，將電位設定線VbR的電位Vsub2經由開關晶體管SW(m-1)R、SWR而作為基板電位施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。

[第3實施例]

第3實施例是第1實施例的變形例。因此，在第3實施例中，通過對與第1實施例相同的要素附加相同的符號，省略其詳細的說明。

圖6A以及圖6B示出了存儲器單元陣列的布局的第3實施例。

第3實施例與第1實施例的不同點在于，開關晶體管SW0L、…SW(m-1)L、SW0R、…SW(m-1)R的連接關系。即，開關晶體管SW0L、…SW(m-1)L、SW0R、…SW(m-1)R的控制端子(柵極)不與字線WL0、WL1、…WL(i-2)、WL(i-1)連接。

例如，在圖6A的例子中，通過控制信號φ0、φ1、…φ(m-1)，控制開關晶體管SW0L、…SW(m-1)L、SW0R、…SW(m-1)R的導通/截止。

另外，在圖6B的例子中，通過控制信號φ0L、φ1L、…φ(m-1)L，控制開關晶體管SW0L、…SW(m-1)L的導通/截止，通過控制信號φ0R、φ1R、…φ(m-1)R，控制開關晶體管SW0R、…SW(m-1)R的導通/截止。

根據本例子，相比于第1及第2實施例，能夠減少開關晶體管SW0L、…SW(m-1)L、SW0R、…SW(m-1)R的數量(1個開關晶體管內的FET的數量)。

另外，在圖6B的例子中，能夠省略圖2(第1實施例)中的開關晶體管SWL、SWR。

因此，根據本例子，除了得到與第1實施例同樣的效果以外，還能夠進一步縮小存儲器單元陣列的尺寸。

[第4實施例]

第4實施例是第1至第3實施例的應用例。因此，在第4實施例中，通過對與第1至第3實施例相同的要素附加相同的符號，省略其詳細的說明。另外，以下，說明將本例子應用于第1實施例的情況。

圖7示出了存儲器單元陣列的布局的第4實施例。

第4實施例與第1實施例的不同點在于，在存儲器單元陣列內，還設置使位線BL0、…BL(j-1)的電位和源極線SL0、…SL(j-1)的電位均衡的均衡電路EQ0L、…EQ(j-1)L以及使位線BR0、…BR(j-1)的電位和源極線SR0、…SR(j-1)的電位均衡的均衡電路EQ0R、…EQ(j-1)R。

均衡電路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R是例如具有柵極、源極以及漏極的FET。在該情況下，通過列選擇信號CSL0，控制均衡電路EQ0L、EQ0R的導通/截止，通過列選擇信號CSL(j-1)，控制均衡電路EQ(j-1)L、EQ(j-1)R的導通/截止。

根據本例子，例如在讀出/寫入時，通過在設定存儲器單元陣列內的存取區(qū)域的基板電位之前，預先使位線的電位和源極線的電位均衡，從而能夠正確地進行讀出/寫入電流的控制。

[動作例]

說明上述第1至第4實施例的非易失性半導體存儲器的動作例。

在此，以第1實施例的非易失性半導體存儲器作為例子，但容易將其應用于第2至第4實施例的非易失性半導體存儲器。

另外，以下的動作以多個基板區(qū)域的導電類型是P型、各單元部件內的存取晶體管是N溝道型FET作為前提。

(1)讀出動作

圖8示出了讀出時的動作波形的第1例子。

該動作波形基于圖3A以及圖3B的非易失性半導體存儲器。

該例子是在讀出時，通過將使配置所選擇的單元部件CU-L、CU-R內的存取晶體管AT的基板區(qū)域(P型)Sub(m-1)與所選擇的單元部件CU-L、CU-R內的存取晶體管AT(N型)變成正向偏置的基板電位施加到基板區(qū)域Sub(m-1)，從而使讀出速度提高的例子。

與時鐘信號CLK同步地進行讀出動作。

首先，當在時刻t1下時鐘信號CLK上升時，與其同步地，在時刻t2下，列選擇信號CSL0以及控制信號EnL變化為High level。此時，例如圖3A的列選擇電路12以及開關晶體管SWL導通。

另外，當在時刻t3下所選擇的字線WL(i-1)變化為High level時，例如圖3A的開關晶體管SW(m-1)L導通，將Vsub1(＝Vforward)從電位設定線VbL經由開關晶體管SWL、SW(m-1)L施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。

在列COL0內的所選擇出的單元部件CU-L、CU-R中，流過從位線BL0、BR0向源極線SL0、SR0的讀出電流。此時，在2個單元部件CU-L、CU-R中的、包括低電阻狀態(tài)的存儲器單元MC的單元部件中，相比于在包括高電阻狀態(tài)的存儲器單元MC的單元部件中流過的讀出電流，流過根據電阻值的比值而相對大的讀出電流。

另外，在流過讀出電流時，所選擇的單元部件CU-L、CU-R內的存取晶體管AT處于正向偏置狀態(tài)。因此，能夠在2個單元部件CU-L、CU-R中，流過相比于零偏置狀態(tài)時相對大的讀出電流。

其結果，位線BL0的電位VBL與位線BR0的電位VBR(＝VbBL)的差快速變大并且變成穩(wěn)定狀態(tài)，所以能夠將使讀出放大器14激活(動作)的定時提前。即，通過在時刻t4下將激活信號SE設定為High level，使讀出放大器14激活，并且確定輸出信號(數據)OUT，能夠實現高速讀出。

另外，在時刻t4下，將控制信號EnL設定為Low level，使圖3B的開關晶體管SWL截止。即，所選擇出的單元部件CU-L、CU-R內的存取晶體管AT在時刻t3至時刻t4的期間T1中，變成正向偏置狀態(tài)。

另外，在時刻t4或者其以后，將控制信號EnR設定為High level，使圖3B的開關晶體管SWR導通。此時，開關晶體管SWR、SW(m-1)R導通，所以將Vsub2(＝Vss或Vbackward)從電位設定線VbR經由開關晶體管SWR、SW(m-1)R施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。其中，Vss是接地電位，Vbackward是使存取晶體管AT變成反向偏置的電位，在本例子中，是負電位。

之后，在時刻t5下，所選擇的字線WL(i-1)、控制信號EnR以及激活信號SE分別變化為Low level，從而讀出動作結束。

在此，所選擇的單元部件CU-L、CU-R內的存取晶體管AT在時刻t4至時刻t5的期間T2中，變成零偏置狀態(tài)(在Vsub2是Vss時)或者反向偏置狀態(tài)(在Vsub2是Vbackward時)。即，在期間T2中，作為存取區(qū)域的基板區(qū)域Sub(m-1)的電位被復位。其中，復位意味著將基板區(qū)域Sub(m-1)設為Vss或者Vbackward。

這樣，如果在讀出動作之后對基板區(qū)域Sub(m-1)進行復位，則在備用時、進而在接著進行的讀出/寫入時，能夠將基板區(qū)域Sub(m-1)的初始狀態(tài)設為復位狀態(tài)，所以對泄漏電流的削減有效。

此外，在非易失性存儲器(芯片)的接通時，期望預先將存儲器單元陣列內的所有基板區(qū)域設為復位狀態(tài)。

另外，在該例子中，Vsub1是Vforward，但還能夠作為替代而將Vsub1設為Vss。在該情況下，在讀出時，所選擇的單元部件CU-L、CU-R內的存取晶體管AT變成零偏置狀態(tài)。

圖9示出了讀出時的動作波形的第2例子。

第2例子是第1例子的變形例。在此，說明與第1例子不同的部分，關于與第1例子相同的部分，省略其說明。

該例子是在讀出時，將使配置所選擇的單元部件CU-L、CU-R內的存取晶體管AT的基板區(qū)域(P型)Sub(m-1)與所選擇的單元部件CU-L、CU-R內的存取晶體管AT的源極(N型)變成零偏置或者反向偏置的基板電位(接地電位Vss)施加到基板區(qū)域Sub(m-1)的例子。

首先，當在時刻t1下時鐘信號CLK上升時，與其同步地，在時刻t2下，列選擇信號CSL0變化為High level。此時，例如圖3A的列選擇電路12導通。

另外，當在時刻t3下所選擇的字線WL(i-1)變化為High level時，在列COL0內的所選擇出的單元部件CU-L、CU-R中，流過從位線BL0、BR0向源極線SL0、SR0的讀出電流。

此時，控制信號EnL、EnR是Low level，所以例如圖3A的開關晶體管SWL、SWR截止，作為存取區(qū)域的基板區(qū)域Sub(m-1)變成浮置狀態(tài)。

在此，如果如在讀出動作的第1例子(圖8)中說明的那樣，預先將存儲器單元陣列內的所有基板區(qū)域Sub(m-1)設為復位狀態(tài)，則當在所選擇的單元部件CU-L、CU-R中流過讀出電流時，基板區(qū)域Sub(m-1)是接地電位Vss并且浮置狀態(tài)、或者是負電位Vbackward并且浮置狀態(tài)。

因此，能夠在使所選擇的單元部件CU-L、CU-R內的存取晶體管AT零偏置或者反向偏置的狀態(tài)下，進行讀出動作。

(2)寫入動作

圖10示出了寫入時的動作波形的例子。

該動作波形基于圖3A以及圖3B的非易失性半導體存儲器。

該例子是在寫入時，通過將使配置所選擇的單元部件CU-L、CU-R內的存取晶體管AT的基板區(qū)域(P型)Sub(m-1)與所選擇的單元部件CU-L、CU-R內的存取晶體管AT的源極(N型)變成正向偏置的基板電位施加到基板區(qū)域Sub(m-1)，從而使寫入速度提高的例子。

與時鐘信號CLK同步地，進行寫入動作。

首先，當在時刻t1下時鐘信號CLK上升時，與其同步地，控制信號EnL變化為High level。此時，例如圖3A的開關晶體管SWL導通。另外，在時刻t2下，寫使能信號WE以及列選擇信號CSL0變化為High level。此時，例如圖3A的列選擇電路12導通。

另外，當在時刻t3下所選擇的字線WL(i-1)變化為High level時，例如圖3A的開關晶體管SW(m-1)L導通，將Vsub1(＝Vforward)從電位設定線VbL經由開關晶體管SWL、SW(m-1)L施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。

在列COL0內的所選擇出的單元部件CU-L、CU-R中，流過與寫入數據對應的寫入電流。

例如，在“0”－寫入的情況下，在單元部件CU-L中，流過從位線BL0向源極線SL0的寫入電流，在單元部件CU-R中，流過從源極線SR0向位線BR0的寫入電流(BL0、SR0＝High level、SL0、BR0＝Low level)。

另外，在“1”－寫入的情況下，在單元部件CU-L中，流過從源極線SL0向位線BL0的寫入電流，在單元部件CU-R中，流過從位線BR0向源極線SR0的寫入電流(BL0、SR0＝Low level、SL0、BR0＝High level)。

在此，在流過寫入電流時，所選擇的單元部件CU-L、CU-R內的存取晶體管AT處于正向偏置狀態(tài)。因此，能夠在2個單元部件CU-L、CU-R中，分別流過更大的讀出電流。

其結果，能夠實現高速寫入。

另外，在時刻t4下，將控制信號EnL設定為Low level，使圖3B的開關晶體管SWL截止。即，所選擇出的單元部件CU-L、CU-R內的存取晶體管AT在時刻t3至時刻t4的期間T1中，變成正偏置狀態(tài)。

另外，在時刻t4或者其以后，將控制信號EnR設定為High level，使圖3B的開關晶體管SWR導通。此時，開關晶體管SWR、SW(m-1)R導通，所以將Vsub2(＝Vss或Vbackward)從電位設定線VbR經由開關晶體管SWR、SW(m-1)R施加到作為存取區(qū)域的基板區(qū)域Sub(m-1)。其中，Vss是接地電位，Vbackward是使存取晶體管AT變成反向偏置的電位，在本例子中，是負電位。

之后，在時刻t5下，所選擇的字線WL(i-1)以及控制信號EnR分別變化為Low level，從而寫入動作結束。

在此，所選擇的單元部件CU-L、CU-R內的存取晶體管AT在時刻t4至時刻t5的期間T2中，變成零偏置狀態(tài)(在Vsub2是Vss時)或者反向偏置狀態(tài)(在Vsub2是Vbackward時)。即，在期間T2中，作為存取區(qū)域的基板區(qū)域Sub(m-1)的電位被復位。

這樣，如果在寫入動作之后預先對基板區(qū)域Sub(m-1)進行復位，則在備用時、進而在接著進行的讀出/寫入時，能夠將基板區(qū)域Sub(m-1)的初始狀態(tài)設為復位狀態(tài)，所以對泄漏電流的削減有效。

此外，在寫入動作中，也與讀出動作同樣地，在非易失性存儲器(芯片)的接通時，期望預先將存儲器單元陣列內的所有基板區(qū)域設為復位狀態(tài)。

另外，在該例子中，Vsub1是Vforward，但還能夠作為替代而將Vsub1設為Vss。在該情況下，在寫入時，所選擇的單元部件CU-L、CU-R內的存取晶體管AT變成零偏置狀態(tài)。

也可以根據是否需要進行高速寫入，確定存取晶體管以正向偏置狀態(tài)進行寫入動作、或者以零偏置狀態(tài)進行寫入動作。

例如，當在緩沖器存儲器中一次性地存儲的寫入數據比預定量多時，為了防止緩沖器存儲器的溢出，選擇高速寫入(正向偏置狀態(tài)下的寫入)，當在緩沖器存儲器中一次性地存儲的寫入數據是預定量或者比其少時，選擇通常寫入(零偏置狀態(tài)下的寫入)。

另外，也可以根據寫入脈沖的大小(電壓值)、寬度(施加時間)，確定進行正向偏置狀態(tài)下的寫入、或者進行零偏置狀態(tài)下的寫入。進而，也可以根據充分地確保寫入電流和讀出電流的余量這樣的觀點，確定讀出/寫入時的偏置狀態(tài)(正向偏置狀態(tài)或者零偏置狀態(tài))、偏置值(基板電位)等。

[器件構造的例子]

說明器件構造的例子。

圖11示出了存儲器單元陣列的布局的第5實施例。圖12是詳細示出圖11的區(qū)域X內的布局的俯視圖。

在第2方向上配置m個基板區(qū)域Sub0、Sub1、…Sub(m-1)。i根全局字線GWL0、GWL1、…GWL(i-2)、GWL(i-1)在第1方向上延伸。全局字線GWL0、GWL1、…GWL(i-2)、GWL(i-1)例如對應于上述第1至第4實施例中的字線WL0、WL1、…WL(i-2)、WL(i-1)。

在本例子中，2根全局字線對應于1個基板區(qū)域，但不限于此。1根或者多于1根的全局字線對應于1個基板區(qū)域即可。

m根基板接觸線CL0、CL1、…CL(m-1)在第1方向上延伸?；褰佑|線CL0、CL1、…CL(m-1)例如對應于上述第1至第4實施例中的基板接觸線CL0、CL1、…CL(m-1)。

j根位線BL0、BL1、…BL(j-1)以及j根源極線SL0、SL1、…SL(j-1)分別在第1方向上延伸。同樣地，j根位線BR0、BR1、…BR(j-1)以及j根源極線SR0、SR1、…SR(j-1)分別在第1方向上延伸。

位線BL0、BL1、…BL(j-1)、BR0、BR1、…BR(j-1)以及源極線SL0、SL1、…SL(j-1)、SR0、SR1、…SR(j-1)對應于上述第1至第4實施例中的位線BL0、BL1、…BL(j-1)、BR0、BR1、…BR(j-1)以及源極線SL0、SL1、…SL(j-1)、SR0、SR1、…SR(j-1)。

全局字線GWL0、GWL1、…GWL(i-2)、GWL(i-1)分別通過多個接觸插塞GC，與配置于其下層的字線WL0、WL1、…WL(i-2)、WL(i-1)電連接。例如，在第1方向上，多個接觸插塞GC以一定間距配置。在本例子中，在第1方向上，4個單元部件(用虛線的四邊形表示)CU-R、CU-L配置于多個接觸插塞GC之間。

基板接觸線CL0、CL1、…CL(m-1)分別通過多個接觸插塞SC，與基板區(qū)域Sub0、Sub1、…Sub(m-1)電連接。例如，在第1方向上，多個接觸插塞SC以與多個接觸插塞GC的間距相同的間距配置。由此，需要新設置配置多個接觸插塞SC的區(qū)域。

但是，在第1方向上，多個接觸插塞SC也可以以與多個接觸插塞GC的間距不同的間距配置。

在本例子中，例如，如圖17所示，1個單元部件CU-L具備2個存取晶體管ATa、ATb。這是通過2個存取晶體管Ata、ATb來增大對存儲器單元MC提供的讀出/寫入電流的主旨。這樣的布局在通過微型化而存取晶體管的尺寸(驅動力)變小時有效。

2個存取晶體管ATa、ATb例如對應于第1至第4實施例中的1個存取晶體管AT。

圖13是沿著圖12的XIII-XIII線的剖面圖。圖14是沿著圖12的XIV-XIV線的剖面圖。圖15是沿著圖12的XV-XV線的剖面圖。圖16是沿著圖12的XVI-XVI線的剖面圖。

在半導體基板21內，形成基板區(qū)域Sub(m-1)。如這些圖所示，在存取晶體管ATa、ATb是N溝道型FET時，基板區(qū)域Sub(m-1)具備P型阱區(qū)域22。此外，在存取晶體管是P溝道型FET時，基板區(qū)域Sub(m-1)具備N型阱區(qū)域。

基板區(qū)域Sub(m-1)具備通過元件分離絕緣層STI分割而成的多個元件區(qū)域AA。存取晶體管ATa、ATb配置于多個元件區(qū)域AA中的各元件區(qū)域AA內。存取晶體管ATa、ATb具備作為柵電極的字線WL(i-1)以及源極/漏極區(qū)域23。源極/漏極區(qū)域23是例如P型阱區(qū)域內的N型雜質擴散層。

在本例子中，存取晶體管ATa、ATb具有埋入柵極型。例如，作為柵電極的字線WL(i-1)充滿基板區(qū)域Sub(m-1)內的凹部。即，在凹部的內表面上形成柵極絕緣層(例如氧化硅層)24，在柵極絕緣層24上形成作為柵電極的字線WL(i-1)。

根據埋入柵極型的存取晶體管ATa、ATb，能夠有效地防止由微型化導致的短溝道效果。其中，存取晶體管ATa、ATb也可以不是埋入柵極型，而是相比半導體基板的表面更靠上方地形成柵電極的通常的晶體管(FET)。

下部電極25配置于源極/漏極區(qū)域23的一方上，存儲器單元MC配置于下部電極25上。位線BL0與存儲器單元MC的上表面連接。

源極線SL0經由接觸插塞CP，與源極/漏極區(qū)域23的另一方連接。全局字線GWL(i-1)經由接觸插塞GC，與字線WL(i-1)連接?；褰佑|線CL(m-1)經由接觸插塞SC，與作為基板區(qū)域Sub(m-1)的P型阱區(qū)域22連接。

層間絕緣層26覆蓋存取晶體管ATa、ATb以及存儲器單元MC。

根據本例子的器件構造，作為基板區(qū)域Sub(m-1)的P型阱區(qū)域22的底面處于比元件分離絕緣層STI的底面更靠下方的位置。因此，能夠將基板電位(背柵偏壓)從基板接觸線CL(m-1)經由接觸插塞SC施加到作為基板區(qū)域Sub(m-1)的P型阱區(qū)域22的整體。

此外，鄰接的2個基板區(qū)域例如能夠通過半導體基板(N型)21或者通過半導體基板21內的N型阱區(qū)域而相互電分離。在前者的情況下，存儲器單元陣列具有例如雙重阱構造，在后者的情況下，存儲器單元陣列具有例如三重阱構造

[分級位線構造(hierarchical bit line structure)]

上述各實施例能夠應用于分級位線構造的非易失性半導體存儲器。

關于非易失性半導體存儲器，如果存儲器單元的微型化、存儲器容量的大容量化等推進，則位線變細并且變長，位線的電阻值變大。

因此，采用將存儲器單元陣列分割為多個塊，在這些多個塊上，配置低電阻的全局位/源極線，連接全局位/源極線和各塊內的局部位/源極線的這樣的架構(分級位線構造)。

根據分級位線構造，能夠縮短從讀出動作的指示至變成從讀出放大器讀出數據的狀態(tài)的時間(時延，Latency)。因此，在非易失性半導體存儲器中采用分級位線構造的手段是例如在將其應用于要求高速存取的高速緩存存儲器時非常有效的手段。

圖18示出了分級位線構造的非易失性半導體存儲器。

k個子陣列(塊)MAT0、MAT1、…MAT(k-1)例如在第2方向上排列配置。其中，k是2以上的自然數。

全局位線GBL、GBR以及全局源極線GSL、GSR在第2方向上延伸，與k個子陣列(塊)MAT0、MAT1、…MAT(k-1)連接。

全局位線GBL、GBR還與讀出放大器14以及讀出/寫入控制電路17連接。全局源極線GSL、GSR還與讀出/寫入控制電路17連接。

此外，讀出放大器14以及讀出/寫入控制電路17對應于圖1的讀出放大器14以及讀出/寫入控制電路17。

圖19以及圖20示出了子陣列及其外圍電路的布局的例子。

外圍電路16a、16b分別配置于子陣列MAT(k-1)的第2方向的兩端。即，子陣列MAT(k-1)配置于外圍電路16a、16b之間。

子陣列MAT(k-1)具備多個集合、例如256個集合。1個集合具備例如j個(j是2以上的自然數)的列COL0、…COL(j-1)。j是例如8。針對每1個集合，設置全局位線GBL、GBR以及全局源極線GSL、GSR。

全局位線GBL、GBR與外圍電路16a連接。外圍電路16a具備用于將全局位線GBL、GBR連接到j個列COL0、…COL(j-1)中的1列內的局部位線BLy、BRy的列選擇電路12。其中，y是0～(j-1)中的1個。

該列選擇電路12對應于圖3A以及圖3B的列選擇電路12。另外，均衡電路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R對應于圖7的均衡電路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R。

全局源極線GSL、GSR與外圍電路16b連接。外圍電路16b具備用于將全局源極線GSL、GSR連接到j個列COL0、…COL(j-1)中的1列內的局部源極線SLy、SRy的列選擇電路12。其中，y是0～(j-1)中的1個。

該列選擇電路12對應于圖3A以及圖3B的列選擇電路12。另外，均衡電路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R對應于圖7的均衡電路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R。

電位設定線VbL與外圍電路16c連接。外圍電路16c具備用于將電位設定線VbL連接到子陣列MAT(k-1)內的m根基板接觸線CL0、…CL(m-1)中的1個的開關晶體管SWL、SW0L、…SW(m-1)L。開關晶體管SWL、SW0L、…SW(m-1)L對應于圖2的開關晶體管SWL、SW0L、…SW(m-1)L。

電位設定線VbR與外圍電路16d連接。外圍電路16d具備用于將電位設定線VbR連接到子陣列MAT(k-1)內的m根基板接觸線CL0、…CL(m-1)中的1個的開關晶體管SWR、SW0R、…SW(m-1)R。開關晶體管SWR、SW0R、…SW(m-1)R對應于圖2的開關晶體管SWR、SW0R、…SW(m-1)R。

在本例子中，1個基板區(qū)域Subz對應于1根字線WLz。即，i＝m，z是0～i(或者z)中的1個。

[應用例]

要求在便攜信息終端中使用的處理器是低功耗。作為處理器的低功耗化的一個方法，存在通過使用非易失性元件的非易失性半導體存儲器來置換基于待機電力大的SRAM(Static Random Access Memory，靜態(tài)隨機存取存儲器)的高速緩存存儲器的方法。

即，SRAM伴隨著晶體管的微型化，在動作時以及備用(非動作)時，都存在泄漏電力變大的傾向。因此，通過用非易失性半導體存儲器置換高速緩存存儲器，能夠在備用時切斷電源，能夠削減備用時的功耗。

例如，研究了想要通過將磁隨機存取存儲器(MRAM)用作高速緩存存儲器來實現低功耗處理器的嘗試。

MRAM是在當前提出的非易失性半導體存儲器中能夠同時滿足高的改寫承受性、高速地進行讀出/寫入的動作性能以及可高集成的單元面積這樣的3個特征的存儲器技術。因此，通過將MRAM用作高速緩存，能夠將大容量并且高速的非易失性高速緩存存儲器搭載于處理器的可能性高。

上述各實施例是在實現這樣的大容量并且高速的非易失性高速緩存存儲器時有效的技術。因此，以下，說明能夠應用上述各實施例的低功耗處理器系統(tǒng)的例子。

圖21示出了低功耗處理器系統(tǒng)的例子。

CPU31控制SRAM32、DRAM33、閃存存儲器34、ROM35以及MRAM(磁隨機存取存儲器)36。

MRAM36能夠用作SRAM32、DRAM33、閃存存儲器34以及ROM35中的任意一個的替代。與其相伴地，也可以省略SRAM32、DRAM33、閃存存儲器34以及ROM35的至少1個。

MRAM36能夠用作非易失性高速緩存存儲器(例如L2高速緩存)。

圖22示出了磁阻效應元件的基本構造。

磁阻效應元件MTJ是上述各實施例中的存儲器單元的例子。磁阻效應元件MTJ具備在與膜面(Film surface)垂直的方向(垂直方向)上按照具有垂直并且可變的磁化的存儲層(強磁性層)1、隧道勢壘層(非磁性層)2以及具有垂直并且不變的磁化的參照層(強磁性層)3的順序配置的層疊構造。

在此，不變的磁化意味著在寫入前后磁化方向不變化，可變的磁化意味著在寫入前后磁化方向可能變化成反向。

另外，寫入意味著通過使自旋注入電流(自旋極化了的電子)在磁阻效應元件MTJ中流過而對存儲層1的磁化提供自旋轉矩的自旋轉移寫入。

例如，在使自旋注入電流從存儲層1向參照層3流過時，向與參照層3的磁化相同的方向自旋極化了的電子被注入到存儲層1內，對存儲層1內的磁化提供自旋轉矩，所以存儲層1的磁化方向與參照層3的磁化方向相同(平行狀態(tài))。

另外，在使自旋注入電流從參照層3向存儲層1流過時，從存儲層1向參照層3的電子中的向與參照層3的磁化相反的方向自旋極化了的電子返回到存儲層1內，對存儲層1內的磁化提供自旋轉矩，所以存儲層1的磁化方向與參照層3的磁化方向相反(反平行狀態(tài))。

磁阻效應元件MTJ的電阻值通過磁阻效應，依賴于參照層3和存儲層1的相對磁化方向而變化。即，磁阻效應元件MTJ的電阻值在平行狀態(tài)時變低，在反平行狀態(tài)時變高。在將平行狀態(tài)的電阻值設為R0，將反平行狀態(tài)的電阻值設為R1時，由(R1-R0)/R0定義的值被稱為MR比(magnetoresistive ratio，磁阻比)。

此外，在本例子中，參照層3的磁化以向存儲層1側的狀態(tài)被固定，但也可以以向與存儲層1相反的一側的狀態(tài)被固定。另外，當在半導體基板上配置磁阻效應元件MTJ時，參照層3和存儲層1的上下關系不受限定。

例如，在參照層3處于比存儲層1更靠上方的位置時，磁阻效應元件MTJ被稱為頂銷(Top pin)型，在參照層3處于比存儲層1更靠下方的位置時，磁阻效應元件MTJ被稱為底銷(Bottom pin)型。

圖23示出了具有偏移消除(shift cancel)層的磁阻效應元件的例子。

磁阻效應元件MTJ具備在垂直方向上按照具有垂直并且可變的磁化的存儲層(強磁性層)1、隧道勢壘層(非磁性層)2以及具有垂直并且不變的磁化的參照層(強磁性層)3的順序配置的層疊構造。

另外，磁阻效應元件MTJ在參照層3側，具備具有垂直并且不變的磁化的偏移消除層(強磁性層)4。在參照層3與偏移消除層4之間，配置非磁性層(例如金屬層)5。

在本例子中，參照層3和存儲層1具有垂直磁化。在該情況下，來自參照層3的泄露磁場(stray magnetic field)朝向存儲層1的磁化方向(垂直方向)，所以對存儲層1施加具有大的垂直分量的泄露磁場。該泄露磁場在使存儲層1的磁化方向變成與參照層3的磁化方向相同(平行狀態(tài))的方向上作用。

因此，存儲層1的RH曲線偏移。

即，在使磁阻效應元件MTJ從反平行狀態(tài)變化為平行狀態(tài)時，使小的自旋注入電流流到磁阻效應元件MTJ則足夠，與此相對地，在使磁阻效應元件MTJ從平行狀態(tài)變化為反平行狀態(tài)時，必須使大的自旋注入電流流到磁阻效應元件MTJ。

另外，反平行狀態(tài)由于來自參照層3的泄露磁場而變得不穩(wěn)定。

即，如果泄露磁場比存儲層1的頑磁力大，則存儲層1無法保持反平行狀態(tài)。另外，即使在泄露磁場小于存儲層1的保持力時，如果考慮熱擾亂所致的磁化的波動，則存儲層1的磁化有時由于泄露磁場而從反平行狀態(tài)反轉為平行狀態(tài)。

偏移消除層4是為了解決這樣的問題而設置的。

在本例子中，參照層3和偏移消除層4相互層疊。在該情況下，偏移消除層4的磁化方向被設定為與參照層3的磁化方向相反的方向。由此，在存儲層1中，通過來自偏移消除層4的消除磁場抵消來自參照層3的泄露磁場，能夠消除存儲層1的RH曲線的偏移。

[總結]

以上，根據實施例，能夠防止寫入差錯和讀出時的誤寫入。

雖然說明了本發(fā)明的幾個實施方式，但這些實施方式是作為示例而提出的，并未旨在限定發(fā)明的范圍。這些新的實施方式能夠通過其他各種方式實施，能夠在不脫離發(fā)明的要旨的范圍內，進行各種省略、置換、變更。這些實施方式、其變形包含于發(fā)明的范圍、要旨內，并且包含于與權利要求書記載的發(fā)明和其均等的范圍內。