專利名稱：屏蔽柵極溝槽技術(shù)中基于電阻來測定蝕刻深度的制作方法
技術(shù)領域：
本發(fā)明涉及一種形成屏蔽柵極溝槽(SGT)結(jié)構(gòu)的方法，其特征在于，包 括如下步驟
步驟l:當多晶硅薄膜在溝槽上形成時，用多晶硅填充溝槽； 步驟2:當一個或多個多晶硅測試結(jié)構(gòu)被定義在光致抗蝕劑涂層的一個區(qū) 域下面時，在多晶硅薄膜上放置涂層；
步驟3:當溝槽中的多晶硅被蝕刻至一蝕刻深度A.時，同向蝕刻多晶硅薄
膜，
'步驟4:在蝕刻過程中或蝕刻過程之后，測量與一個或多個多晶硅測試結(jié) 構(gòu)的電阻有關(guān)的信號；
步驟5:基于電阻，測量一個或多個多晶硅測試結(jié)構(gòu)的橫向底切A的數(shù)值; 步驟6:基于橫向底切^的數(shù)值長度，測定蝕刻深度Z),。 所述的一種形成屏蔽柵極溝槽(SGT)結(jié)構(gòu)的方法，進一步包括，根據(jù)信號控制蝕刻。
本發(fā)明涉及一種半導體場效應晶體管晶圓，其特征在于，包括 形成橋電路的一個或多個測試結(jié)構(gòu)；
具有一個或多個區(qū)域的電介質(zhì)材料層，上述一個或多個區(qū)域相對應地覆蓋 測試區(qū)域的一個或多個區(qū)域；
配置一個或多個金屬連接件，通過連接洞來電連接測試結(jié)構(gòu)，所述的連接 洞打開在覆蓋測試結(jié)構(gòu)的電介質(zhì)材料上。
所述的一個或多個測試結(jié)構(gòu)包含柵形。
所述的一個或多個測試結(jié)構(gòu)包含多晶硅。
所述的橋電路是惠斯通橋電路。
所述的多晶硅測試結(jié)構(gòu)在惠斯通橋電路的四個臂上形成四個多晶硅電阻。 所述的位于惠斯通橋電路的兩個相對臂上的多晶硅電阻是相同的。 所述的四個多晶硅電阻中，兩個相同的多晶硅電阻的電阻值大于另外兩個 相同的多晶硅電阻的電阻值。
所述的兩個相同的多晶硅電阻的長寬比z/r大于另外兩個相同的多晶硅
電阻的長寬比丄/『。
圖1A-1E是根據(jù)本發(fā)明的，在溝槽的較低部位制造SGT移動式柵極的各處 理步驟的截面視圖。
圖1F是測定光致抗蝕劑涂層下多晶硅區(qū)域電阻的電連接俯視示意圖
圖2A是使用惠斯登電橋以測定多晶硅測試結(jié)構(gòu)電阻的電路圖的俯視示意圖。
圖2B是與圖2A的電路圖相對應的惠斯登電橋回路圖表。 圖3是根據(jù)本發(fā)明的，具有多晶硅測試結(jié)構(gòu)的半導體晶圓俯視圖，在其制 造過程的中間步驟中形成有惠斯登電橋回路。
具體實施例方式
雖然下列詳細資料的描述包括很多用于舉例說明的具體細節(jié)，本領域的 普通技術(shù)人員將承認下列細節(jié)的各種變種和變更都位于本發(fā)明的范圍之中。 因此，本發(fā)明以下所描述的具體實施方式
并不喪失一般性，而且并不限制本 發(fā)明。
圖1A-1E是說明本發(fā)明制造SGT結(jié)構(gòu)的方法的截面視圖。如圖1所示，通 過同方向蝕刻技術(shù)，如活性離子蝕刻技術(shù)(RIE)，將0.3至0.6微米寬，l至 3微米深的溝槽104蝕刻進半導體層102，如硅層。如圖1B所示，采用熱氧化 技術(shù)，在包括溝槽104內(nèi)部材料在內(nèi)的材料上形成電絕緣層106，如硅氧化物薄膜。如圖1C所示，采用低壓化學氣相沉積(LPCVD)技術(shù)在溝槽104內(nèi)填充多 晶硅，從而在溝槽和硅層表面上形成多晶硅薄膜108。如圖1D所示，具有一個 長度為L、寬度為W的柵形測試結(jié)構(gòu)的光致抗蝕劑涂層或電介質(zhì)硬性涂層110 被設置在多晶硅薄膜108上，但不覆蓋溝槽104。
同向蝕刻多晶硅薄膜108，以除去側(cè)面的多晶硅，從而在溝槽104內(nèi)得到 期望深度A，并形成如圖1E所示的屏蔽柵極114。通過監(jiān)控涂層110下的多 晶硅測試結(jié)構(gòu)109的橫向底切A，來控制期望深度A。橫向底切Z),與溝槽深 度D,間的關(guān)系如以下函數(shù)所示<formula>formula see original document page 7</formula> (1)
與D,和A有關(guān)的函數(shù)F(Z)J通過實驗測定。 一旦建立起D,和A之間的關(guān)系并 獲得A數(shù)據(jù)，就可以測定溝槽深度A.。測定A的方法是測量涂層下多晶硅測 試結(jié)構(gòu)的電阻，然后轉(zhuǎn)換成多晶硅區(qū)域?qū)挾鹊母淖傾『
A =緣
i 是多晶硅區(qū)域電阻；
i 、.w是多晶硅區(qū)域的薄層電阻；
丄是多晶硅區(qū)域的長度，r是多晶硅區(qū)域的寬度。
對于統(tǒng)一厚度為^的薄膜，薄層電阻按慣例定義為^^=^"， ^是形成薄 膜的材料的電阻系數(shù)。由于涂層下薄膜的厚度在蝕刻過程中保持相同，^的測 量僅取決于長度Z和寬度『。如果測量電阻的接觸點111同時遠離柵形多晶硅 的各個底部，則在蝕刻過程中樣本長度Z對于W的測量沒有變化，故i 的測量 僅取決于寬度『，『與底切(A『)有關(guān)。由橫向蝕刻所導致的，與測試結(jié)構(gòu) 109的電阻變化有關(guān)的信號是可以被測量。可以采用該信號控制和校準蝕刻過
程。特別地，可以采用該信號測定蝕刻深度^。例如，在圖1E中所示，測試 結(jié)構(gòu)109可以連接一個歐姆表116來測量其電阻。例如，圖1F是說明測試結(jié) 構(gòu)109區(qū)域電連接的俯視示意圖，蝕刻前(實線)和蝕刻后(虛線)，歐姆表 116連接一個過程控制器118。過程控制器118可以包括一個處理器，如普通 用途電腦或特殊用途電路，如特定用途集成電路application specific integrated circuit (ASIC)?？刂破?18采用歐姆表116的信號來追蹤蝕刻
深度A。該信號能向控制器118提供可被用于校準蝕刻過程的信息，所述的校 準過程如，減速，加速或完全停止蝕刻過程。
例如，如果采用氣體或等離子體蝕刻，控制器118可以控制反應氣體的流
速。如果采用濕法蝕刻，當信號指出己達到期望深度A'，控制器118可以控制 反應流體的濃度，或者控制機器手或類似裝置來從蝕刻池中舉起包含測試結(jié)構(gòu) 109的底層。
在一些實施例中，測試結(jié)構(gòu)可以是構(gòu)成橋電路的一組測試結(jié)構(gòu)中的一個，如惠斯通電橋或穆勒電橋。如，圖2A描述了連接惠斯通橋電路的多晶硅測試
結(jié)構(gòu)的俯視圖。如圖2A所示，實線表示位于一個或多個測試結(jié)構(gòu)204上的涂 層202，所述的測試結(jié)構(gòu)204在經(jīng)過一系列的回蝕刻后由虛線標識出。測試結(jié) 構(gòu)可以通過其上方穿過連接洞214的金屬連接線206、 208、 210、 212相互電 連接。
圖2B是和圖2A中的布局相呼應的惠斯通電橋線路的一個電示意圖。為了 減少由程序錯配和變化所帶來的測量誤差，《和/ 4可以是兩個相同的感知電阻 sensing resistors, i 2禾口丑3可以是兩個相同的虛擬電阻(du呵resistors)。 A點和B點間的電壓r使得電流通過電路從A點流向B點?？梢栽贑點和D點 之間測量輸出電壓F。， 兄-凡
(3)
在多晶硅蝕刻過程中，由于過程變化和底切，每個多晶硅電阻的電阻值i 較
其真實值i 有一個偏離值Ai 。 一個給定電阻器的電阻的相關(guān)改變可以如下給 出
<formula>formula see original document page 8</formula>(4)
假設所有的電阻都是由厚度為t的一層普通的材料構(gòu)成，此材料的電阻系 數(shù)可被認為是相同的。
如前所述，涂層202下面的多晶硅測試結(jié)構(gòu)204的厚度不會發(fā)生變化，測
量長度L不會受蝕刻過程的影響，故阻力的相對變化大約是<formula>formula see original document page 8</formula>
把(4)代入(2)，并設W,A + A^、 ^ = W + A^2、 A=A + M3、 i 4 = i + M4，
出電壓K大約是:<formula>formula see original document page 8</formula>
在一個優(yōu)選實施例中，構(gòu)成惠斯通電橋的電阻可設計成如下?！逗虯是用 來感知底切的窄感知電阻narrow sensing resistors,而^和A是寬虛擬電阻 wider dummy resistances。 A可以和^一致，^可以和A—致。在這種情況 下，
<formula>formula see original document page 8</formula> 因此，<formula>formula see original document page 9</formula>
在半導體制造過程的中間步驟中，前文圖2A-2C中描述的此類多晶硅測試 結(jié)構(gòu)可以用于多晶硅晶圓。
在其他實施例中，測試結(jié)構(gòu)可以構(gòu)建在測試區(qū)域，作為校驗裝置制造過程 中的臨界尺寸(CD)的測試結(jié)構(gòu)。涂層202可在晚些時候去除，如果用的是堅 固的涂層，則保留。以下的制造流程將在測試結(jié)構(gòu)204上應用更多的電介質(zhì)材 料層。在裝置接觸被開啟，接觸金屬被沉積成樣時，可以同時形成金屬連接線 206、 208、 210和212以及連接洞214。
例如，圖3是描述具有構(gòu)成惠斯通橋電路的多晶硅測試結(jié)構(gòu)304的晶圓302 俯視圖。通過穿過連接洞314的金屬A306、金屬B308、金屬C310和金屬D312， 多晶硅測試結(jié)構(gòu)304相互電連接。
以上是對目前發(fā)明的首選實物的完整描述，使用各種變量、修改和等價物 都是可能的。因此，目前發(fā)明的范圍不應局限于以上描述，而是應參照附加的 聲明和等價物的全部范圍來決定。任何特征可與其它任何特征相結(jié)合。在下面 的聲明里，不定冠詞"A"或"An"指一項或多項條款，除非另有明確說明。 附加的聲明不能局限地被理解為包括意思和功能，除非在特定聲明中該詞組 "means for，，被明石角使用。
權(quán)利要求
1、一種測定蝕刻深度的方法，其特征在于，包括以下步驟步驟1在具有溝槽的底層的一區(qū)域上形成材料層，并使得所述的溝槽通過上述方式填充有該材料；步驟2在所述材料層的測試區(qū)域上形成涂層，所述的涂層不覆蓋所述的溝槽，所述的涂層規(guī)定了位于一個涂層區(qū)域下面的測試結(jié)構(gòu)；步驟3同方向蝕刻材料層；步驟4在蝕刻過程中或蝕刻過程之后，測量與測試結(jié)構(gòu)電阻改變相關(guān)的信號；步驟5從信號來測量測試結(jié)構(gòu)的橫向底切DL的數(shù)值；步驟6基于橫向底切DL的數(shù)值，測量溝槽中材料的蝕刻深度DT。
2、 如權(quán)利要求1所述的一種測定蝕刻深度的方法，其特征在于，所述的測試 結(jié)構(gòu)包含柵形。
3、 如權(quán)利要求3所述的一種測定蝕刻深度的方法，其特征在于，所述的測試 結(jié)構(gòu)包含多晶硅。
4、 如權(quán)利要求3所述的一種測定蝕刻深度的方法，其特征在于，所述的步驟2進一步包括定義一組形成橋電路電阻的測試結(jié)構(gòu)。
5、 如權(quán)利要求4所述的一種測定蝕刻深度的方法，其特征在于，所述的橋電路是惠斯通橋電路。
6、 如權(quán)利要求5所述的一種測定蝕刻深度的方法，其特征在于，所述的惠斯 通橋電路包括位于惠斯通橋電路相對臂上的第一電阻和第二電阻。
7、 如權(quán)利要求6所述的一種測定蝕刻深度的方法，其特征在于，所述的惠斯 通橋電路包括比第一電阻和第二電阻的電阻值都大的第三電阻和第四電阻。
8、 如權(quán)利要求7所述的一種測定蝕刻深度的方法，其特征在于，所述的第一 電阻和第二電阻的長寬比丄/『都比第三電阻和第四電阻的小。
9、 如權(quán)利要求7所述的一種測定蝕刻深度的方法，其特征在于，所述的第一 電阻和第二電阻的電阻值相同，第三電阻和第四電阻的電阻值相同。
10、 如權(quán)利要求1所述的一種測定蝕刻深度的方法，其特征在于，進一步包括， 根據(jù)信號控制蝕刻過程。
11、 一種形成屏蔽柵極溝槽(SGT)結(jié)構(gòu)的方法，其特征在于，包括如下步驟: 步驟l:當多晶硅薄膜在溝槽上形成時，用多晶硅填充溝槽；步驟2:當一個或多個多晶硅測試結(jié)構(gòu)被定義在光致抗蝕劑涂層的一個區(qū) 域下面時，在多晶硅薄膜上放置涂層；步驟3:當溝槽中的多晶硅被蝕刻至一蝕刻深度^時，同向蝕刻多晶硅薄膜.'步驟4:在蝕刻過程中或蝕刻過程之后，測量與一個或多個多晶硅測試結(jié)構(gòu)的電阻有關(guān)的信號；步驟5:基于電阻，測量一個或多個多晶硅測試結(jié)構(gòu)的橫向底切A的數(shù)值；步驟6:基于橫向底切A的數(shù)值長度，測定蝕刻深度Z),。
12、 如權(quán)利要求ll所述的一種形成屏蔽柵極溝槽(SGT)結(jié)構(gòu)的方法，其特征在于，進一步包括，根據(jù)信號控制蝕刻。
13、 一種半導體場效應晶體管晶圓，其特征在于，包括 形成橋電路的一個或多個測試結(jié)構(gòu)；具有一個或多個區(qū)域的電介質(zhì)材料層，上述一個或多個區(qū)域相對應地覆蓋測試區(qū)域的一個或多個區(qū)域；配置一個或多個金屬連接件，通過連接洞來電連接測試結(jié)構(gòu)，所述的連接 洞打開在覆蓋測試結(jié)構(gòu)的電介質(zhì)材料上。
14、 如權(quán)利要求13所述的一種半導體場效應晶體管晶圓法，其特征在于，所 述的一個或多個測試結(jié)構(gòu)包含柵形。
15、 如權(quán)利要求13所述的一種半導體場效應晶體管晶圓法，其特征在于，所 述的一個或多個測試結(jié)構(gòu)包含多晶硅。
16、 如權(quán)利要求13所述的一種半導體場效應晶體管晶圓法，其特征在于，所 述的橋電路是惠斯通橋電路。
17、 如權(quán)利要求15所述的一種半導體場效應晶體管晶圓法，其特征在于，所 述的多晶硅測試結(jié)構(gòu)在惠斯通橋電路的四個臂上形成四個多晶硅電阻。
18、 如權(quán)利要求17所述的一種半導體場效應晶體管晶圓法，其特征在于，所 述的位于惠斯通橋電路的兩個相對臂上的多晶硅電阻是相同的。
19、 如權(quán)利要求17所述的一種半導體場效應晶體管晶圓法，其特征在于，所 述的四個多晶硅電阻中，兩個相同的多晶硅電阻的電阻值大于另外兩個相同的 多晶硅電阻的電阻值。
20、 如權(quán)利要求18所述的一種半導體場效應晶體管晶圓法，其特征在于，所 述的兩個相同的多晶硅電阻的長寬比Z/『大于另外兩個相同的多晶硅電阻的 長寬比Z/『。
全文摘要
本發(fā)明公開了一種測定蝕刻深度的方法，一種形成屏蔽柵極溝槽(SGT)結(jié)構(gòu)的方法和一種半導體裝置晶圓。在具有溝槽的底層的一部分上形成材料層。用材料填充所述的溝槽。在材料層的測試區(qū)域上放置抗蝕性涂層，從而定義位于抗蝕性涂層之下的測試結(jié)構(gòu)。抗蝕性涂層不覆蓋溝槽。同向蝕刻材料，測量與測試結(jié)構(gòu)電阻改變有關(guān)的信號。通過信號測定測試結(jié)構(gòu)的橫向底切D<sub>L</sub>，通過D<sub>L</sub>測定蝕刻深度D<sub>T</sub>。晶圓包括形成電橋的一個或多個測試結(jié)構(gòu)。穿過連接洞的一個或多個金屬連接線電連接所述的測試結(jié)構(gòu)。所述的抗蝕性涂層在測試結(jié)構(gòu)之上。
文檔編號H01L21/66GK101271856SQ200810086659
公開日2008年9月24日 申請日期2008年3月21日 優(yōu)先權(quán)日2007年3月23日
發(fā)明者安荷·叭剌, 李鐵生, 樓盈盈, 宇 王 申請人:萬國半導體股份有限公司