本發(fā)明實施例涉及半導體技術領域，特別涉及半導體技術領域中的用于高電壓晶體管的方法。

背景技術：

由于多種電子組件的集成密度的改進，半導體工業(yè)已經(jīng)歷迅速成長。隨著半導體技術進一步演進，金屬氧化物半導體(mos)晶體管已廣泛用于當今的集成電路中。mos晶體管是電壓控制式裝置。當將控制電壓施加到mos晶體管的柵極且所述控制電壓大于mos晶體管的閾值時，在mos晶體管的漏極與源極之間建立導電溝道。因此，電流在mos晶體管的漏極與源極之間流動。另一方面，當所述控制電壓小于mos晶體管的閾值時，mos晶體管相應地關斷。

mos晶體管可包含兩個主要類別。一個類別是n溝道m(xù)os晶體管；另一個類別是p溝道m(xù)os晶體管。根據(jù)結構差異，mos晶體管可進一步劃分成兩個子類別，平面mos晶體管及垂直mos晶體管。隨著半導體技術進一步前進，已出現(xiàn)新的功率mos裝置以進一步改進關鍵性能特性，例如額定電壓、功率處理能力及可靠性。舉例來說，橫向雙擴散mos晶體管能夠每單位面積遞送較多電流同時維持高崩潰電壓。橫向雙擴散mos晶體管可替代地稱為高電壓mos晶體管。

為了減小高電壓mos晶體管的源極、漏極及柵極電阻，可采用自對準硅化物(salicide)工藝來在形成分別連接到源極、漏極及柵極電極區(qū)的接點插塞之前，在源極、漏極及柵極電極區(qū)的頂部上形成金屬硅化物接點。最常見金屬硅化物材料為硅化鎳及硅化鈷。在自對準硅化物工藝中，在半導體襯底上方毯覆沉積薄金屬層。特定來說，在經(jīng)暴露源極、漏極及柵極電極區(qū)上方沉積薄金屬層。可對薄金屬層應用一或多種退火工藝。這些退火工藝致使金屬選擇性地與源極、漏極及柵極電極區(qū)的經(jīng)暴露硅反應，進而分別在源極、漏極及柵極電極區(qū)的頂部上形成金屬硅化物層。在已形成金屬硅化物層之后，移除未反應金屬。另外，可在源極、漏極及柵極電極區(qū)上方形成多個接點插塞。

技術實現(xiàn)要素：

本發(fā)明的一實施例提供一種方法，其包括：

在襯底上方形成柵極結構；

沿著柵極結構的側壁形成柵極間隔件；

在柵極結構的相對側上形成第一漏極/源極區(qū)及第二漏極/源極區(qū)，其中第一漏極/源極區(qū)的側壁與柵極間隔件的第一側壁垂直地對準；

在襯底上方沉積電介質層；

在電介質層上方沉積導電層；

圖案化電介質層及導電層以形成場板，其中電介質層包括從第二漏極/源極區(qū)延伸到柵極間隔件的第二側壁的水平部分及沿著柵極間隔件的第二側壁形成的垂直部分；

通過對導電層、柵極結構、第一漏極/源極區(qū)及第二漏極/源極區(qū)應用自對準硅化物工藝而形成多個金屬硅化物層；及

在多個金屬硅化物層上方形成接點插塞。

附圖說明

當借助附圖閱讀時，從以下詳細描述最佳地理解本發(fā)明實施例的各方面。應注意，根據(jù)工業(yè)中的標準實踐，各種構件未按比例繪制。實際上，為論述清晰起見，可任意地增加或減小各種構件的尺寸。

圖1說明根據(jù)本發(fā)明的各種實施例的mos晶體管的橫截面圖；

圖2說明根據(jù)本發(fā)明的各種實施例的半導體裝置的在于襯底上方形成外延層之后的橫截面圖；

圖3說明根據(jù)本發(fā)明的各種實施例的圖2中所展示的半導體裝置的在已形成多個隔離區(qū)之后的橫截面圖；

圖4說明根據(jù)本發(fā)明的各種實施例的圖3中所展示的半導體裝置的在對半導體裝置應用離子植入工藝之后的橫截面圖；

圖5說明根據(jù)本發(fā)明的各種實施例的圖4中所展示的半導體裝置的在已形成p型主體區(qū)及n型經(jīng)摻雜漏極區(qū)之后的橫截面圖；

圖6說明根據(jù)本發(fā)明的各種實施例的圖5中所展示的半導體裝置的在于襯底上方形成柵極電介質層之后的橫截面圖；

圖7說明根據(jù)本發(fā)明的各種實施例的圖6中所展示的半導體裝置的在于柵極電介質層上方形成柵極電極之后的橫截面圖；

圖8說明根據(jù)本發(fā)明的各種實施例的圖7中所展示的半導體裝置的在于襯底上方形成柵極間隔件之后的橫截面圖；

圖9說明根據(jù)本發(fā)明的各種實施例的圖8中所展示的半導體裝置的在已形成主體拾取區(qū)及漏極/源極區(qū)之后的橫截面圖；

圖10說明根據(jù)本發(fā)明的各種實施例的圖9中所展示的半導體裝置的在于襯底上方形成場板之后的橫截面圖；

圖11說明根據(jù)本發(fā)明的各種實施例的圖10中所展示的半導體裝置的在于半導體裝置上形成接點蝕刻停止層(cesl)之后的橫截面圖；

圖12說明根據(jù)本發(fā)明的各種實施例的圖11中所展示的半導體裝置的在于cesl層上方沉積電介質層之后的橫截面圖；

圖13說明根據(jù)本發(fā)明的各種實施例的圖12中所展示的半導體裝置的在對半導體裝置的電介質層及cesl層應用非等向性蝕刻工藝之后的橫截面圖；

圖14說明根據(jù)本發(fā)明的各種實施例的圖13中所展示的半導體裝置的在將金屬材料填充于半導體裝置的開口中之后的橫截面圖；

圖15說明根據(jù)本發(fā)明的各種實施例的用于形成圖1中所展示的半導體裝置的方法的流程圖；

圖16到21說明根據(jù)本發(fā)明的各種實施例的制作另一mos晶體管的中間步驟的橫截面圖；

圖22說明根據(jù)本發(fā)明的各種實施例的用于形成圖16到21中所展示的半導體裝置的方法的流程圖；

圖23說明根據(jù)本發(fā)明的各種實施例的另一mos晶體管的橫截面圖；及

圖24說明根據(jù)本發(fā)明的各種實施例的用于形成圖23中所展示的半導體裝置的方法的流程圖。

具體實施方式

以下揭露內(nèi)容提供用于實施本揭示的不同構件的許多不同實施例或實例。下文描述組件及布置的特定實例以簡化本揭示。當然，這些僅為實例且不打算具有限制性。舉例來說，在以下描述中第一構件在第二構件上方或上的形成可包含其中第一構件與第二構件形成為直接接觸的實施例，且還可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件與第二構件可不直接接觸的實施例。另外，本揭示可在各種實例中重復參考編號及/或字母。此重復是出于簡化及清晰目的，且其自身并不指示所論述的各種實施例及/或配置之間的關系。

此外，為易于描述，本文中可使用空間相對術語(例如“下面”、“下方”、“下部”、“上面”、“上部”等)來描述一個元件或構件與另一(些)元件或構件的關系，如各圖中所說明。除圖中所描繪的定向外，所述空間相對術語還打算涵蓋裝置在使用或操作中的不同定向。設備可以其它方式定向(旋轉90度或呈其它定向)，且因此可同樣地解釋本文中所使用的空間相對描述符。

將關于特定上下文(雙擴散金屬氧化物半導體(mos)晶體管)中的實施例描述本揭示。然而，本發(fā)明的實施例還可應用于多種高電壓mos晶體管，例如基于硅的高電壓晶體管、基于氮化鎵(gan)的高電壓晶體管等。在下文中，將參考附圖詳細解釋各種實施例。

圖1說明根據(jù)本發(fā)明的各種實施例的mos晶體管的橫截面圖。mos晶體管100包括第一漏極/源極區(qū)124、第二漏極/源極區(qū)126及柵極電極132。如圖1中所展示，柵極電極132形成于柵極電介質層131上方。柵極電極132及柵極電介質層131形成柵極結構130。第一漏極/源極區(qū)124與第二漏極/源極區(qū)形成于柵極電極132的相對側上。柵極間隔件133沿著柵極結構130的側壁而形成。第一漏極/源極區(qū)124的側壁與柵極間隔件133的側壁垂直地對準。

圖1進一步說明mos晶體管100包括形成于柵極間隔件133與第二漏極/源極區(qū)126之間的場板136。換句話說，第二漏極/源極區(qū)126與柵極電極132通過場板136隔開。如圖1中所展示，場板136形成于電介質層134上方。場板136是包括導電層及所述導電層上方的金屬硅化物層的導電場板。

電介質層134包括從柵極間隔件133的側壁延伸到第二漏極/源極區(qū)126的邊緣的第一水平部分、沿著柵極間隔件133的側壁形成的垂直部分及形成于柵極間隔件133的頂部上的第二水平部分。應注意，圖1中所展示的第二水平部分僅為實例。所屬領域的技術人員將理解，可存在許多變化、修改及更改。舉例來說，第二水平部分可在柵極間隔件133的邊緣上方延伸且部分地覆蓋柵極電極132的頂部表面。

mos晶體管100進一步包括鄰近于第一漏極/源極區(qū)124而形成的主體拾取區(qū)122。在一些實施例中，mos晶體管100是n型mos晶體管。第一漏極/源極區(qū)124是n型源極區(qū)。第二漏極/源極區(qū)126是n型漏極區(qū)。如圖1中所展示，主體拾取區(qū)122及第一漏極/源極區(qū)124兩者均形成于p型主體區(qū)112中。第二漏極/源極區(qū)126形成于n型經(jīng)摻雜漏極區(qū)114中。p型主體區(qū)112及n型經(jīng)摻雜漏極區(qū)114兩者均形成于n型阱108中。n型阱108形成于p型外延層104中，所述p型外延層生長于p型襯底102上方。

mos晶體管100進一步包括形成于襯底102上方的多個隔離區(qū)106、蝕刻停止層141及形成于襯底102上方的層間電介質(ild)層142。如圖1中所展示，多個接點插塞152、154、156、158及160形成于ild層142中且分別連接到主體拾取區(qū)122、第一漏極/源極區(qū)124、柵極電極132、場板136及第二漏極/源極區(qū)126。下文將關于圖2到14描述mos晶體管100的詳細形成工藝。

在一些實施例中，金屬硅化物層形成于場板136的頂部上。金屬硅化物層可通過對例如多晶硅層的經(jīng)暴露導電層應用自對準硅化物工藝而形成。更特定來說，場板136上的金屬硅化物層是以與主體拾取區(qū)122、第一漏極/源極區(qū)124、柵極電極132及第二漏極/源極區(qū)126上方的金屬硅化物層相同的方式形成。如此，連接到場板136的接點插塞可以與連接到漏極、源極及柵極區(qū)的接點插塞相同的接點制作工藝形成。

在場板136上具有金屬硅化物層的一個有利特征是通過采用自對準硅化物工藝，可減小接點電阻；可保存用于形成場板的額外掩模；且可在后道工序金屬化工藝期間形成連接到場板136的接點插塞。因此，可減小mos晶體管100的成本。另外，可改進mos晶體管100的可靠性。

圖2到14說明根據(jù)本發(fā)明的各種實施例的制作圖1中所展示的mos晶體管的中間步驟的橫截面圖。應注意，圖2到14中所展示的制作步驟僅為實例。所屬領域的技術人員將認識到，可存在許多更改、變化及修改。舉例來說，圖2到14中的制作步驟提供形成n型mos晶體管的方法。所屬領域的技術人員將認識到，所述制作步驟可通過反轉相應經(jīng)摻雜半導體區(qū)的導電性類型而適用于形成p型mos晶體管。

圖2說明根據(jù)本發(fā)明的各種實施例的半導體裝置的在于襯底上方形成外延層之后的橫截面圖。半導體裝置100包含襯底102及襯底102上方的外延層104。襯底102由硅形成，但其還可由其它iii族、iv族及/或v族元素(例如硅、鍺、鎵、砷及其組合)形成。

如所屬領域的技術人員已知，在植入步驟中使用摻雜物原子可形成具有特定導電性類型的襯底102。取決于不同應用，襯底102可為n型或p型。在一些實施例中，襯底102是p型襯底。適當p型摻雜物(例如硼、鎵、銦及/或類似物)植入到襯底102中?；蛘撸r底102是n型襯底。適當n型摻雜物(例如磷、砷及/或類似物)植入到襯底102中。在圖2到14中所展示的實施例中，襯底102是p型襯底。

外延層104從襯底102生長。在一些實施例中，外延層104是從p型襯底102生長的p型外延層。p型外延層104的外延生長可通過使用適合半導體制作工藝(例如化學氣相沉積(cvd)、超高真空化學氣相沉積(uhv-cvd)等)而實施。根據(jù)一實施例，p型外延層104具有介于從約10¹⁴/cm³到約10¹⁶/cm³的范圍內(nèi)的摻雜密度。

圖3說明根據(jù)本發(fā)明的各種實施例的圖2中所展示的半導體裝置的在已形成多個隔離區(qū)之后的橫截面圖。隔離區(qū)106可為淺溝槽隔離(sti)區(qū)，且可通過蝕刻外延層104以形成多個溝槽及用如此項技術中已知的電介質材料填充所述多個溝槽而形成。舉例來說，隔離區(qū)106可用例如氧化物材料、高密度等離子體(hdp)氧化物及/或類似物的電介質材料來填充。電介質材料是使用適合半導體沉積技術(例如cvd及/或類似技術)而形成。

可對外延層104的頂部表面應用平面化工藝(例如化學機械平面化(cmp)工藝)，使得可因此移除過量電介質材料。在cmp工藝中，將蝕刻材料與磨蝕材料的組合安放成與外延層104的頂部表面接觸，且使用研磨墊(未展示)來研磨掉形成于外延層104的頂部上的過量電介質材料直到暴露外延層104的頂部表面為止。

圖4說明根據(jù)本發(fā)明的各種實施例的圖3中所展示的半導體裝置的在已對半導體裝置應用離子植入工藝之后的橫截面圖。高電壓n型阱區(qū)108通過適合半導體摻雜技術(例如離子植入工藝)而形成于外延層104中。在一些實施例中，將適當n型摻雜物(例如磷、砷及/或類似物)植入到外延層104中以形成高電壓n型阱區(qū)108。

在一些實施例中，高電壓n型阱區(qū)108的摻雜濃度介于從約1×10¹⁵/cm³到約1×10¹⁸/cm³的范圍內(nèi)。通過控制離子植入能量，可相應地調整高電壓n型阱區(qū)108的深度。

所屬領域的技術人員將認識到，圖4說明理想輪廓。高電壓n型阱區(qū)108的尺寸可在后續(xù)制作工藝之后變化。

圖5說明根據(jù)本發(fā)明的各種實施例的圖4中所展示的半導體裝置的在已形成p型主體區(qū)及n型經(jīng)摻雜漏極區(qū)之后的橫截面圖。p型主體區(qū)112及n型經(jīng)摻雜漏極區(qū)114是通過適合半導體摻雜技術(例如離子植入工藝)而形成。在一些實施例中，將適當p型摻雜物(例如硼、鎵、銦及/或類似物)植入到高電壓n型阱區(qū)108中以形成p型主體區(qū)112。同樣地，將適當n型摻雜物(例如磷、砷及/或類似物)植入到高電壓n型阱區(qū)108中以形成經(jīng)摻雜漏極區(qū)114。

在一些實施例中，p型主體區(qū)112及n型經(jīng)摻雜漏極區(qū)114的摻雜濃度介于從約1×10¹⁶/cm³到約1×10¹⁹/cm³的范圍內(nèi)。通過控制離子植入能量，可相應地調整p型主體區(qū)112及n型經(jīng)摻雜漏極區(qū)114的深度。

所屬領域的技術人員將認識到，圖5說明理想輪廓。p型主體區(qū)112及n型經(jīng)摻雜漏極區(qū)114的尺寸可在后續(xù)制作工藝之后變化。

圖6說明根據(jù)本發(fā)明的各種實施例的圖5中所展示的半導體裝置的在于襯底上方形成柵極電介質層之后的橫截面圖。柵極電介質層131形成于半導體裝置100的頂部表面上。柵極電介質層131可由例如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、其組合及/或類似物的電介質材料形成。柵極電介質層131可具有大于約4的相對介電常數(shù)值。此類材料的其它實例包含氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、其組合及/或類似物。

在其中柵極電介質層131包括氧化物層的實施例中，柵極電介質層131可通過等離子體增強cvd(pecvd)工藝使用四乙氧基硅烷(teos)及氧氣作為前驅物而形成。根據(jù)一實施例，柵極電介質層131可具有介于從約到約的范圍內(nèi)的厚度。

圖7說明根據(jù)本發(fā)明的各種實施例的圖6中所展示的半導體裝置的在于柵極電介質層上方形成柵極電極之后的橫截面圖。柵極電極132沉積于柵極電介質層131上方。柵極電極132可包括導電材料，例如金屬(例如，鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬硅化物(例如，硅化鈦、硅化鈷、硅化鎳、硅化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)、經(jīng)摻雜多晶體硅、其它導電材料、其組合及/或類似物。

在其中柵極電極132由多晶硅形成的實施例中，柵極電極132可通過低壓化學氣相沉積(lpcvd)通過將經(jīng)摻雜或無摻雜多晶硅沉積到介于從約到約的范圍內(nèi)的厚度而形成。在沉積經(jīng)摻雜或無摻雜多晶硅之后，可采用蝕刻工藝來界定柵極電極132。

圖8說明根據(jù)本發(fā)明的各種實施例的圖7中所展示的半導體裝置的在于襯底上方形成柵極間隔件之后的橫截面圖。柵極間隔件133可通過在半導體裝置100上方毯覆沉積一或多個間隔件層(未展示)及移除水平部分而形成。電介質層的剩余垂直部分形成如圖8中所展示的柵極間隔件133。柵極間隔件133可包括適合電介質材料，例如sin、氮氧化物、sic、sion、氧化物及/或類似物。

圖9說明根據(jù)本發(fā)明的各種實施例的圖8中所展示的半導體裝置的在已形成主體拾取區(qū)及漏極/源極區(qū)之后的橫截面圖。根據(jù)一些實施例，漏極/源極區(qū)(例如，漏極/源極區(qū)124及126)及主體拾取區(qū)(例如，主體拾取區(qū)122)可通過植入適當摻雜物而形成。

根據(jù)一些實施例，將適當n型摻雜物(例如磷、砷及/或類似物)分別植入到p型主體區(qū)112及n型經(jīng)摻雜漏極區(qū)114中以形成漏極/源極區(qū)124及126。漏極/源極區(qū)(例如，漏極/源極區(qū)124)的摻雜密度介于從約10¹⁸/cm³到約1×10²¹/cm³的范圍內(nèi)。

根據(jù)一些實施例，將適當p型摻雜物(例如硼、鎵、銦及/或類似物)植入到p型主體區(qū)112中以形成p型主體拾取區(qū)122。p型主體拾取區(qū)122的摻雜密度介于從約10¹⁸/cm³到約1×10²¹/cm³的范圍內(nèi)。

圖10說明根據(jù)本發(fā)明的各種實施例的圖9中所展示的半導體裝置的在于襯底上方形成場板之后的橫截面圖。在一些實施例中，場板136通過以下操作而形成：在半導體裝置100上方毯覆沉積電介質層及導電層，及執(zhí)行蝕刻步驟以圖案化所述電介質層及所述導電層以形成圖10中所展示的場板136及電介質層134。

電介質層及導電層的圖案化可使用同一光刻掩模執(zhí)行，且因此電介質層134的邊緣與場板136的相應邊緣對準，如圖10中所展示。

在替代實施例中，電介質層及導電層的圖案化可使用不同光刻掩模執(zhí)行，且因此電介質層134的邊緣不與場板136的相應邊緣對準。下文將關于圖16到21描述形成未對準邊緣的詳細制作步驟。

導電層可包括導電材料，例如多晶硅或類似物。或者，導電層可由例如金屬(例如，鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬硅化物(例如，硅化鈦、硅化鈷、硅化鎳、硅化鉭)、其它導電材料、其組合及/或類似物的其它常用導電材料形成。導電層可使用適合半導體沉積技術來沉積。

電介質層134可包含氧化硅、氮化硅、氮氧化硅、高介電系數(shù)電介質材料、其組合或其多層。電介質層134可使用適合半導體沉積技術來沉積。電介質層134可替代地稱為抗蝕劑保護氧化物(rpo)電介質層。電介質層134可具有介于從約到約的范圍內(nèi)的厚度。應注意，電介質層134的厚度可基于不同應用及設計需要而變化。在一些實施例中，電介質層134的厚度可基于mos晶體管100的崩潰電壓來選擇。

如圖10中所展示，電介質層134包括兩個水平部分及一個垂直部分。第一水平部分形成于漂移區(qū)上方，所述漂移區(qū)位于柵極間隔件133與漏極區(qū)126之間。第二水平部分形成于柵極間隔件133的頂部上。垂直部分是沿著柵極間隔件133的側壁形成。如圖10中所展示，電介質層134可為基本上保形層。電介質層134的水平部分的厚度基本上等于電介質層134的垂直部分的厚度。

在形成場板(如圖10中所展示)之后，可對主體拾取區(qū)122、源極124、柵極電極132、導電層及漏極126應用自對準硅化物工藝。在自對準硅化物工藝中，在具有經(jīng)暴露硅區(qū)(例如，圖10中所展示的漏極、源極、柵極電極及導電層)的半導體裝置100上方毯覆沉積薄金屬層。接著，使半導體裝置100經(jīng)受一或多個退火步驟。此退火工藝致使金屬選擇性地與經(jīng)暴露硅區(qū)反應，進而在經(jīng)暴露硅區(qū)上方形成金屬硅化物層172、174、176、182及186。在一些實施例中，用于自對準硅化物工藝中的金屬包含鈦、鉑、鈷、鎳等。然而，還可使用其它金屬，例如錳、鈀等。

圖11說明根據(jù)本發(fā)明的各種實施例的圖10中所展示的半導體裝置的在于半導體裝置上形成接點蝕刻停止層(cesl)之后的橫截面圖。cesl141可包括常用電介質材料，例如氮化硅、氮氧化硅、碳氧化硅、碳化硅、其組合及其多層。cesl141通過適合沉積技術(例如濺鍍、cvd等)而沉積于半導體裝置上方。

圖12說明根據(jù)本發(fā)明的各種實施例的圖11中所展示的半導體裝置的在于cesl層上方沉積電介質層之后的橫截面圖。電介質層142沉積于cesl141上方。電介質層142可替代地稱為層間電介質(ild)層。電介質層142可為具有低介電常數(shù)(舉例來說，小于約3.5)的低介電系數(shù)電介質層。電介質層142還可包括例如氮化硅、氮氧化硅、高介電系數(shù)電介質、低介電系數(shù)電介質、cvd多晶硅或其它電介質的材料的組合。電介質層142可使用適合沉積技術(例如濺鍍、cvd等)來沉積。

圖13說明根據(jù)本發(fā)明的各種實施例的圖12中所展示的半導體裝置的在對半導體裝置的電介質層及cesl層應用非等向性蝕刻工藝之后的橫截面圖。多個開口151、153、155、157及159通過蝕刻電介質層142而形成。在cesl層141的幫助下，更精確地控制電介質層142的蝕刻。在移除開口151、153、155、157及159中的cesl層141及電介質層142之后，柵極電極、漏極/源極區(qū)、導電層及主體拾取區(qū)上方的下伏金屬硅化物層被暴露。

圖14說明根據(jù)本發(fā)明的各種實施例的圖13中所展示的半導體裝置的在將金屬材料填充于半導體裝置的開口中之后的橫截面圖。將金屬材料(其包含鎢、鈦、鋁、銅、其任何組合及/或類似物)填充到開口151、153、155、157及159中，從而形成接點插塞152、154、156、158及160。應注意，圖14中所展示的接點插塞配置僅為實例。所屬領域的技術人員將認識到，可存在許多更改、修改及變化。舉例來說，取決于不同應用及設計需要，主體拾取區(qū)122及第一漏極/源極區(qū)124可共享接點插塞。

圖15說明根據(jù)本發(fā)明的各種實施例的用于形成圖1中所展示的半導體裝置的方法的流程圖。此流程圖僅為實例，其不應過度地限制權利要求書的范圍。所屬領域的一般技術人員將認識到許多變化、更改及修改。舉例來說，可添加、移除、替換、重新安排及重復如圖15中所說明的各種步驟。

在步驟1502處，通過適合外延生長工藝而從襯底生長外延層。在步驟1504處，在外延層中形成多個隔離區(qū)。在步驟1506處，通過離子植入工藝而在外延層中形成n型阱。在步驟1508處，通過適合離子植入工藝而在n型阱中形成p型主體區(qū)及n型經(jīng)摻雜漏極區(qū)。

在步驟1510處，通過適合半導體沉積工藝而在襯底上方沉積柵極電介質層。在步驟1512處，在柵極電介質層上方沉積柵極電極層?？蓪艠O電極層及柵極電介質層應用圖案化工藝。柵極電極層及柵極電介質層的剩余部分形成柵極結構。

在步驟1514處，在柵極結構上方沉積電介質層。通過適合蝕刻工藝而移除電介質層的水平部分。電介質層的剩余部分沿著柵極結構的側壁形成柵極間隔件。在步驟1516處，通過適合離子植入工藝而形成漏極、源極及主體拾取區(qū)。

在步驟1518處，通過適合沉積工藝而在襯底上方形成電介質層。在步驟1520處，通過適合沉積工藝而在電介質層上方形成導電層。在步驟1522處，對電介質層及導電層應用圖案化工藝。導電層的剩余部分形成從柵極結構延伸到漏極區(qū)的場板。

在步驟1524處，對半導體裝置應用自對準硅化物工藝。在自對準硅化物工藝期間，在相應漏極、源極、柵極電極、主體拾取區(qū)及場板區(qū)上形成金屬硅化物層。在步驟1526處，在半導體裝置上方沉積蝕刻停止層。在步驟1528處，在蝕刻停止層上方沉積電介質層或ild層。在步驟1530處，在電介質層中形成多個開口。在步驟1532處，通過適合制作工藝(例如鍍覆工藝)而在開口中形成接點插塞。

圖16到21說明根據(jù)本發(fā)明的各種實施例的制作另一mos晶體管的中間步驟的橫截面圖。圖16到21中所展示的制作步驟類似于圖9到14中所展示的制作步驟，只是在場板的形成工藝期間采用兩個光刻掩模除外。如圖17中所展示，采用第一掩模來界定導電層的形狀且形成場板136。采用第二掩模來界定電介質層134的形狀。如圖17中所展示，在場板136的最右邊緣與電介質層134的最右邊緣之間存在間隙。場板136的最右邊緣與電介質層134的最右邊緣之間的距離界定為d。d的值可取決于不同應用及設計需要而變化。圖16到21中所展示的半導體裝置200類似于圖1中所展示的半導體裝置100，只是漂移區(qū)上方的電介質層的部分的長度大于漂移區(qū)上方的場板的部分的長度。

圖22說明根據(jù)本發(fā)明的各種實施例的用于形成圖16到21中所展示的半導體裝置的方法的流程圖。此流程圖僅為實例，其不應過度地限制權利要求書的范圍。所屬領域的一般技術人員將認識到許多變化、更改及修改。舉例來說，可添加、移除、替換、重新安排及重復如圖22中所說明的各種步驟。

制作步驟2202到2220及2226到2234類似于圖15中所展示的步驟1502到1520及1524到1532，且因此在本文中不再詳細論述以避免不必要重復。在步驟2222處，使用第一掩模將導電層圖案化。在步驟2224處，使用第二掩模將電介質層圖案化。通過使用兩個不同掩模，可相應地控制場板的形狀。

圖23說明根據(jù)本發(fā)明的各種實施例的另一mos晶體管的橫截面圖。mos晶體管300類似于圖1中所展示的mos晶體管100，只是虛擬柵極結構165形成于柵極結構130與漏極126之間除外。如圖23中所展示，虛擬柵極結構165包含柵極電介質層161、柵極電極162及柵極間隔件163。此外，如圖23中所展示，場板136形成于柵極結構130與虛擬柵極結構165之間。

具有虛擬柵極結構165的一個有利特征是虛擬柵極結構165幫助進一步改進漏極與柵極結構之間的隔離。因此，可改進圖23中所展示的mos晶體管300的可靠性。

圖24說明根據(jù)本發(fā)明的各種實施例的用于形成圖23中所展示的半導體裝置的方法的流程圖。此流程圖僅為實例，其不應過度地限制權利要求書的范圍。所屬領域的一般技術人員將認識到許多變化、更改及修改。舉例來說，可添加、移除、替換、重新安排及重復如圖24中所說明的各種步驟。

圖24中所展示的制作步驟2402到2410及2416到2430類似于圖15中所展示的步驟1502到1510及1514到1532，且因此在本文中不再詳細論述以避免不必要重復。在步驟2412處，在襯底上方形成柵極電極及虛擬柵極電極兩者。在步驟2414處，沿著相應柵極結構形成柵極間隔件及虛擬柵極間隔件兩者。

根據(jù)一實施例，一種方法包括：在襯底上方形成柵極結構；沿著所述柵極結構的側壁形成柵極間隔件；在所述柵極結構的相對側上形成第一漏極/源極區(qū)及第二漏極/源極區(qū)，其中所述第一漏極/源極區(qū)的側壁與所述柵極間隔件的第一側壁垂直地對準；在所述襯底上方沉積電介質層；在所述電介質層上方沉積導電層；圖案化所述電介質層及所述導電層以形成場板，其中所述電介質層包括從所述第二漏極/源極區(qū)延伸到所述柵極間隔件的第二側壁的水平部分及沿著所述柵極間隔件的所述第二側壁形成的垂直部分；通過對所述導電層、所述柵極結構、所述第一漏極/源極區(qū)及所述第二漏極/源極區(qū)應用自對準硅化物工藝而形成多個金屬硅化物層；及在所述多個金屬硅化物層上方形成接點插塞。

根據(jù)一實施例，一種設備包括：第一漏極/源極區(qū)及第二漏極/源極區(qū)，其位于柵極結構的相對側上；導電場板，其形成于所述柵極結構與所述第二漏極/源極區(qū)之間，其中所述導電場板包括導電層上方的金屬硅化物層，且其中所述導電層位于電介質層上方，且其中所述電介質層的水平部分從所述第二漏極/源極區(qū)延伸到沿著所述柵極結構形成的柵極間隔件的側壁，且所述電介質層的垂直部分是沿著所述柵極間隔件的所述側壁形成；及多個接點插塞，其分別連接到所述第一漏極/源極區(qū)、所述第二漏極/源極區(qū)及所述導電層，其中所述導電層與接點插塞通過形成于所述導電層上方的所述金屬硅化物層而連接。

根據(jù)一實施例，一種方法包括：在襯底上方生長外延層；在所述外延層中形成多個隔離區(qū)；將離子植入于所述外延層中以形成阱；在所述阱中形成主體區(qū)及經(jīng)摻雜漏極區(qū)；在所述襯底上方形成柵極結構；沿著所述柵極結構的側壁形成柵極間隔件；在所述主體區(qū)中形成源極區(qū)且在所述經(jīng)摻雜漏極區(qū)中形成漏極區(qū)，其中所述源極區(qū)及所述漏極區(qū)位于所述柵極結構的相對側上，且其中所述源極區(qū)的側壁與所述柵極間隔件的第一側壁垂直地對準；在所述襯底上方沉積電介質層；在所述電介質層上方沉積導電層；圖案化所述電介質層及所述導電層以形成場板，其中所述場板包括形成于所述漏極區(qū)與所述柵極結構的第二側壁之間的水平部分及沿著所述柵極間隔件的所述第二側壁形成的垂直部分；對所述導電層、所述漏極區(qū)及所述源極區(qū)應用自對準硅化物工藝以形成多個金屬硅化物層；及在所述多個金屬硅化物層上方形成接點插塞。

前述內(nèi)容概述數(shù)個實施例的構件，使得所屬領域的技術人員可更好地理解本揭示的各方面。所屬領域的技術人員應了解，其可容易地使用本揭示作為用于設計或修改其它工藝及結構以執(zhí)行與本文中所引入的實施例相同的目的及/或實現(xiàn)與本文中所引入的實施例相同的優(yōu)點的基礎。所屬領域的技術人員還應認識到，此類等效構造不背離本揭示的精神及范圍，且其可在不背離本揭示的精神及范圍的情況下在本文中做出各種改變、替代及更改。