專利名稱：一種適用于高速模數轉換器的電壓緩沖器的制作方法
技術領域：
本發(fā)明屬于混合信號集成電路設計領域，特別涉及一種電壓緩沖器，該緩沖器能快速穩(wěn)定片上參考電壓。
背景技術：
當前最普遍的芯片封裝方式是COB (Chip On Board)，而COB可以借助焊線連接或
覆晶式連接。焊線連接，顧名思義，其將芯片固定在電路基板上，并借助細金屬焊線將芯片的引腳接入到基板上相應點，焊線連接是目前發(fā)展最為成熟的一種方式，但隨著芯片工作速度的提高，由細金屬焊線引入的電感的作用開始凸現，該焊線電感以引起芯片內部振蕩等方式極大制約著芯片工作速度的提升。覆晶式連接借助特殊工藝，在電路基板金屬層及芯片底層生成對應的凸焊點，只需將芯片翻轉將底層凸焊點鍵合到基板上即可實現連接，其具有最短的連接長度、最佳的電氣特性和較高的輸入輸出接入點密度，覆晶式連接是未來最具潛力的封裝方式。但目前來看，迫于成本等因素，應用最廣泛的封裝方式仍然是焊線連接。焊線電感與芯片內部阻容性負載構成一個復雜的包含電感、電阻及電容的網絡， 該網絡很容易振蕩，從而使得芯片無法正常工作。一個很直觀的例子是，模數轉換器將輸入信號與參考電壓作比較，并由此得到輸入信號對應的數字輸出碼，而可以預計如果該包含電感、電阻及電容的網絡引起模數轉換器的參考電壓振蕩，最終的數字輸出碼將不能正確反映輸入信號。為解決焊線電感引起的參考電壓振蕩，前人依據不同的應用及不同的指標設計出了不少電壓緩沖器，試圖穩(wěn)定參考電壓。圖1揭示了電壓緩沖器與模數轉換器的連接關系，正向輸入電壓Vip及負向輸入電壓Vin經過焊線后進入電壓緩沖器，電壓緩沖器的正向輸出電壓為VRP，電壓緩沖器的負向輸出電壓為VRN，VRP及VRN為比較穩(wěn)定的電壓，其為模數轉換器提供比較用的參考電壓，V(t)為模數轉換器的輸入信號，Dout為模數轉換器的輸出數字碼；而若不加電壓緩沖器，Vip及Vin經焊線后直接作為模數轉換器的參考電壓，其極易振蕩，由此最終得到的輸出碼Dout不能正確的代表輸入信號V(t)。圖2和圖3給出了較為經典的兩種帶等效負載的電壓緩沖器結構。圖2所示將運算放大器(AMP)的輸出接至放大器負輸入端，構成負反饋，使得環(huán)路增益近似為1，構成電壓緩沖器；VDD為電壓緩沖器的供電電源；GND為電壓緩沖器的地電位A為電壓緩沖器的輸入電壓；Vref為電壓緩沖器的輸出；PADl為基板焊點；PAD2為芯片內部焊點； Bonding-Wire為焊線，根據工業(yè)界實際測試情況，該焊線可等效為電感與電阻的串聯；電壓緩沖器的負載(模數轉換器)可等效為開關K及電容C，據模數轉換器的中間結果，開關周期性的閉合及斷開，從而電容周期性的充放電。圖3所示直接用源極跟隨器構成緩沖器， 其交流增益同樣近似為1 ；MO為NMOS管；理想電流源Ib用作偏置JDDWNDJpVref^PADl、 PAD2、K及C的含義與圖2 —致。這兩種結構存在以下固有的弊端圖2所示結構的兩個重要指標是運算放大器的增益帶寬積(GBW)和功耗。隨著電路速度的提高，勢必增加對GBW的要求，而在深亞微米下，設計高GBW的運算放大器本身就是一個重要課題單級放大器，其增益受限深亞微米工藝的本征增益，往往很難超過40dB ； 采用多級級聯放大器或其他增益提高技術，首先其功耗勢必大幅度增加，其次，需要精心設計其非主極點，以保證穩(wěn)定性。圖3所示結構，其只存在一個極點，穩(wěn)定性容易保證，同時由于只有一級，相比圖 2所示結構，其功耗也較低。該結構存在的突出問題是其輸出電阻在1/^量級(^為觀管的跨導，其用于描述MOS管將電壓轉換為電流的能力，具體可參考相關模擬電路書籍，如 ((Design of Analog CMOS Integrated Circuits)), Behzad Razavi)，該電阻決定的時間常數仍較大，限制了參考電壓達到額定精度的速度。

發(fā)明內容
本發(fā)明的目的是為克服已有技術的不足之處，提出一種適用于高速模數轉換器的電壓緩沖器，本發(fā)明提出的電路，其功耗與源極跟隨器型電壓緩沖器相當，但電流效率更高，因此具有充電速度更快，參考電壓更快達到額定精度的特點，可以滿足各類要求參考電壓快速穩(wěn)定的應用場合。本發(fā)明提出的一種適用于高速模數轉換器的電壓緩沖器，其特征在于，該電壓緩沖器包括三個PMOS管M3、M2和M4 ；三個NMOS管Ml、M5和M6 ；各MOS管的連接關系為第一 NMOS管Ml的漏極與柵極接到一起，并接到第二 PMOS管M3的柵極及第一 PMOS管M2的漏極；正參考輸入電壓Vip經焊線后接到第一 PMOS管M2的柵極，第一 PMOS管M2的源極與第二 PMOS管M3的漏極接到一起(從該點引出正參考輸出電壓)；第二 PMOS管M3的源極與第三PMOS管M4的源極接到一起，并經焊線后最終接到外部電源VDD電位上；第三PMOS 管M4的漏極與柵極接到一起，并接到第三NMOS管M6的柵極及第二 NMOS管M5的漏極；負參考輸入電壓Vin經焊線后接到第二 NMOS管M5的柵極，第二 NMOS管M5的源極與第三NMOS 管M6的漏極接到一起(從該點引出負參考輸出電壓)；第三NMOS管M6的源極與第一 NMOS 管Ml的源極接到一起，并經焊線后最終接到外部地GND電位上。本發(fā)明的特點及優(yōu)勢簡述如下為便于比較，假設用到的MOS管跨導均相等，且記為gm，負載電容約定為C，經過詳細的推導發(fā)現，傳統(tǒng)源極跟隨器型電壓緩沖器的輸出電壓時間常數為c/gm，而本發(fā)明改進源極跟隨器型電壓緩沖器的輸出電壓時間常數為CA2*gm)，改進源極跟隨器型電壓緩沖器的時間常數約為傳統(tǒng)源極跟隨器型電壓緩沖器時間常數的1/2，事實上MOS管的跨導均可依據要求設計，使得本發(fā)明改進后的電壓緩沖器的時間常數更低，電路充電速度確實更快。


圖1為電壓緩沖器在模數轉換器中作用示意圖；圖2為已有單位負反饋型電壓緩沖器；圖3為已有傳統(tǒng)源極跟隨器型電壓緩沖器；圖4為本發(fā)明提出的包含正參考電壓緩沖器及負參考電壓緩沖器總體電路圖；圖5為傳統(tǒng)源極跟隨器型電壓緩沖器與改進源極跟隨器型電壓緩沖器對比。
具體實施例方式本發(fā)明提出的適用于高速模數轉換器的電壓緩沖器結合附圖及實施例詳細說明如下本發(fā)明提出的適用于高速模數轉換器的電壓緩沖器實施例如圖4虛線框標示所示。其包括三個PMOS管M3、M2和M4 ；三個匪OS管M1、M5和M6 ；除電源VDD及地GND外，正參考輸入電壓為VIP，正參考輸出電壓為VRP，負參考輸入電壓為Vin，負參考輸出電壓為VRN。 正端負載等效為電容Cl及開關Kl，負端負載等效為電容C2及開關K2 ；圖中PADl為基板焊點；PAD2為芯片焊點；PADl和PAD2之間的連線Bonding-Wire為金屬焊線。各MOS管的連接關系為NM0S管Ml的漏極與柵極接到一起，并接到PMOS管M3的柵極及PMOS管M2的漏極；電壓Vip經焊線后接到PMOS管M2的柵極，PMOS管M2的源極與PMOS管M3的漏極接到一起，并引出正參考輸出電壓；PMOS管M3的源極與PMOS管M4的源極接到一起，并經焊線后最終接到外部VDD電位上；PMOS管M4的漏極與柵極接到一起，并接到NMOS管M6的柵極及NMOS管M5的漏極；電壓Vin經焊線后接到NMOS管M5的柵極，NMOS管M5的源極與NMOS 管M6的漏極接到一起，并引出負參考輸出電壓；NMOS管M6的源極與NMOS管Ml的源極接到一起，并經焊線后最終接到外部GND電位上。如果工藝允許，可將所有MOS管(三個PMOS管和三個NMOS管)的基極與各自源極短接，以消除襯底調制效應。本發(fā)明具體實現采用TSMC65nm工藝，借助其提供的深N阱工藝，特別將NMOS管M5 的基極與源極接到一起，因此所有用到的六個MOS的基極都與其各自的源極短接，達到消除襯底調制效應目的，本實施例各MOS管尺寸及電壓值分別見表1及表2.表1、MOS管尺寸
權利要求
1.一種適用于高速模數轉換器的電壓緩沖器，其特征在于，該電壓緩沖器包括三個 PMOS管(M3、M2和M4)；三個匪OS管(M1、M5和M6)；各MOS管的連接關系為第一匪OS管 (Ml)的漏極與柵極接到一起，并接到第二 PMOS管(M3)的柵極及第一 PMOS管(M2)的漏極； 正參考輸入電壓(Vip)經焊線后接到第一 PMOS管(M2)的柵極，第一 PMOS管(M2)的源極與第二 PMOS管(M3)的漏極接到一起；第二 PMOS管(M3)的源極與第三PMOS管(M4)的源極接到一起，并經焊線后最終接到外部電源(VDD)電位上；第三PMOS管(M4)的漏極與柵極接到一起，并接到第三NMOS管(M6)的柵極及第二NMOS管(M5)的漏極；負參考輸入電壓(Vin) 經焊線后接到第二 NMOS管(M5)的柵極，第二 NMOS管(M5)的源極與第三NMOS管(M6)的漏極接到一起；第三NMOS管(M6)的源極與第一 NMOS管(Ml)的源極接到一起，并經焊線后最終接到外部地(GND)電位上。
2.如權利要求1所述電壓緩沖器，其特征在于，將所述三個PMOS管和三個NMOS管的基極與各自源極短接，以消除襯底調制效應。
全文摘要
本發(fā)明涉及一種適用于高速模數轉換器的電壓緩沖器，屬于混合信號集成電路設計領域；該電壓緩沖器包括三個PMOS管；三個NMOS管；各MOS管的連接關系為第一NMOS管的漏極與柵極接到一起，并接到第二PMOS管的柵極及第一PMOS管的漏極；正參考輸入電壓經焊線后接到第一PMOS管的柵極，第一PMOS管的源極與第二PMOS管的漏極接到一起；第二PMOS管的源極與第三PMOS管的源極接到一起，并經焊線后最終接到外部電源電位上；第三PMOS管的漏極與柵極接到一起，并接到第三NMOS管的柵極及第二NMOS管的漏極；負參考輸入電壓經焊線后接到第二NMOS管的柵極，第二NMOS管的源極與第三NMOS管的漏極接到一起；第三NMOS管的源極與第一NMOS管的源極接到一起，并經焊線后最終接到外部地電位上。本發(fā)明具有充電速度更快，參考電壓更快達到額定精度的特點。
文檔編號H03M1/12GK102355261SQ201110223250
公開日2012年2月15日 申請日期2011年8月5日 優(yōu)先權日2011年8月5日
發(fā)明者劉力源, 周禮兵, 李冬梅 申請人:清華大學