專利名稱：一種逐次逼近型模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于模數(shù)轉(zhuǎn)換技術(shù)領(lǐng)域，具體涉及一種逐次逼近型模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
模數(shù)轉(zhuǎn)換器即A/D轉(zhuǎn)換器，或簡稱ADC，通常是指一個將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號的電子元件。數(shù)字電子設(shè)備的應(yīng)用日益廣泛，幾乎在所有國民經(jīng)濟的所有領(lǐng)域之中都可以看到其身影。但是數(shù)字電子設(shè)備只能夠處理數(shù)字信號，處理的結(jié)果還是數(shù)字量，而在很多場合，所要處理的信息往往是連續(xù)變化的量，如溫度、壓力、速度等，這些非電子信號的模擬量先要經(jīng)過傳感器變成電壓或者電流信號，然后再轉(zhuǎn)換成數(shù)字量，才能夠送往計算機進(jìn)行處理。ADC轉(zhuǎn)換一般要經(jīng)過采樣、保持、量化及編碼4個過程。在實際電路中，有些過程是合并進(jìn)行的，如采樣和保持，量化和編碼在轉(zhuǎn)換過程中是同時實現(xiàn)的。 模數(shù)轉(zhuǎn)換器最重要的參數(shù)是轉(zhuǎn)換的精度，通常用輸出的數(shù)字信號的位數(shù)的多少表示。轉(zhuǎn)換器能夠準(zhǔn)確輸出的數(shù)字信號的位數(shù)越多，表示轉(zhuǎn)換器能夠分辨輸入信號的能力越強，轉(zhuǎn)換器的性能也就越好。模數(shù)轉(zhuǎn)換器另一個重要的參數(shù)是轉(zhuǎn)換速度，轉(zhuǎn)換速度越快意味著能夠更快的將模擬信號轉(zhuǎn)換為數(shù)字信號。隨著數(shù)字電子計算機的不斷進(jìn)步，運算速度越來越快，因此在某些場合對模擬信號的編碼速度要求越來越高，在這些應(yīng)用場合，高速的模數(shù)轉(zhuǎn)換器是十分重要的。模數(shù)轉(zhuǎn)換器發(fā)展了 30多年，經(jīng)歷了多次的技術(shù)革新，包括并行、逐次逼近型、積分型ADC、流水線型和Σ -Δ型ADC等，它們各有其優(yōu)缺點，能滿足不同的應(yīng)用場合的使用。其中，逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)主要應(yīng)用于中速或較低速、中等精度的數(shù)據(jù)采集和智能儀器中，其主要包括比較器、數(shù)模轉(zhuǎn)換器、時序控制邏輯和寄存器電路；其工作原理為首先，模擬輸入信號經(jīng)過采樣/保持電路之后，送入電壓比較器，與DAC輸出的基準(zhǔn)電壓進(jìn)行比較，產(chǎn)生相應(yīng)的數(shù)字高/低電平被時序控制邏輯電路控制的逐次逼近寄存器讀??；數(shù)字控制邏輯和逐次逼近寄存器的作用是逐次判斷數(shù)字輸出碼的每一位。由于當(dāng)前集成電路工藝的原因，為了實現(xiàn)較低的功耗，逐次逼近型模數(shù)轉(zhuǎn)換器通常采用基于電荷再分布電容陣列的方案。圖I為傳統(tǒng)的基于電荷再分布電容陣列的逐次逼近型模數(shù)轉(zhuǎn)換器，在該方案中通過逐次控制電容陣列下極板的電壓，使得兩電容陣列上極板的電壓差能夠和當(dāng)前可決定的量化輸出位之間建立一種關(guān)系，通過比較器來判斷該位是“O”還是“I”。但由于制造工藝的原因，在集成電路中，電容會占據(jù)大量面積，若模數(shù)轉(zhuǎn)換器的位數(shù)增高，電容陣列需要的面積會呈倍數(shù)增長。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)所存在的上述技術(shù)缺陷，本發(fā)明提供了一種逐次逼近型模數(shù)轉(zhuǎn)換器，能夠有效減少占用集成電路版圖的面積?！N逐次逼近型模數(shù)轉(zhuǎn)換器，包括采樣模塊、高位量化模塊、電容陣列模塊、比較模塊和逐次逼近型寄存器；其中
所述的采樣模塊用于對模擬信號進(jìn)行采樣，得到采樣信號；所述的高位量化模塊用于對所述的采樣信號進(jìn)行高位量化，得到模擬信號的m位高位數(shù)碼，進(jìn)而根據(jù)m位高位數(shù)碼確定電容陣列模塊最高位電容的下極板電壓；所述的電容陣列模塊根據(jù)最高位電容的下極板電壓以及逐次逼近型寄存器提供的η-i組下極板電壓，逐次生成η組上極板電壓；所述的比較模塊用于比較所述的上極板電壓，并逐次生成η個比較信號；所述的逐次逼近型寄存器用于根據(jù)所述的比較信號逐次生成η-i組下極板電壓，并輸出模擬信號的η位低位數(shù)碼。m和η均為大于O且預(yù)先設(shè)定的自然數(shù)，且所述的模擬信號對應(yīng)的數(shù)字信號的總位數(shù)為m+n。
所述的高位量化模塊包括2m_l個比較器、一編碼器和一電壓選擇器；其中所述的比較器用于將采樣信號與對應(yīng)的比較電壓進(jìn)行比較并輸出比較結(jié)果；所述的編碼器用于對所有比較器輸出的比較結(jié)果進(jìn)行編碼，得到模擬信號的m位高位數(shù)碼；所述的電壓選擇器用于根據(jù)m位高位數(shù)碼確定電容陣列模塊最高位電容的下極板電壓。所述的2m-l個比較器將采樣信號分別與2m_l個比較電壓進(jìn)行比較，2m_l個比較電壓分別為Vref/TdVref/TdVref/2'…、(2m-l) Vref/2m, Vref為給定的基準(zhǔn)電壓。優(yōu)選地，所述的高位量化模塊包括有3個比較器，即m設(shè)定為2 ;而當(dāng)m在增加時，需要的比較器的個數(shù)會呈指數(shù)快速增加，比較器數(shù)目的增加也會給該模塊中編碼器的設(shè)計帶來負(fù)擔(dān)，因此將m設(shè)為2是比較合適的。優(yōu)選地，所述的編碼器由三個反相器INVl INV3、四個與門ANDl AND4和兩個或門ORl 0R2組成；其中，三個反相器的輸入端分別接收三個比較器輸出的信號A C，三個反相器的輸出端分別輸出信號a c ;與門ANDl的輸入端接收信號A、信號B和信號c,輸出端輸出信號Dl ;與門AND2的輸入端接收信號A、信號b和信號c,輸出端輸出信號D2 ；與門AND3的輸入端接收信號a、信號B和信號c,輸出端輸出信號D3 ;與門AND4的輸入端接收信號A和信號B，輸出端輸出信號D4 ;或門ORl的輸入端接收信號Dl和信號C，輸出端輸出高位數(shù)碼BO ;或門0R2的輸入端接收信號D2、信號D3和信號D4，輸出端輸出高位數(shù)碼BI。該編碼器通過編碼的冗余設(shè)計將理論上不可能出現(xiàn)的集中邏輯情況也引入編碼，以提高電路的可靠性。所述的電壓選擇器由兩個反相器INV4 INV5、四個與門AND5 AND8、一個或門0R3和三塊Bootstrap (自舉升壓)電路模塊組成；其中，兩個反相器的輸入端分別接收編碼器輸出的高位數(shù)碼BO BI,兩個反相器的輸出端分別輸出信號b0 bl ;與門AND5的輸入端接收信號b0和信號bl,輸出端輸出信號X ;與門AND6的輸入端接收信號b0和信號BI，輸出端與或門0R3的第一輸入端相連；與門AND7的輸入端接收信號BO和信號bl，輸出端與或門0R3的第二輸入端相連；與門AND8的輸入端接收信號BO和信號BI，輸出端輸出信號z ;或門0R3的輸出端輸出信號y ;第一 Bootstrap電路模塊的輸入端接收給定的參考電壓，時鐘端接收信號X ;第二 Bootstrap電路模塊的輸入端接收給定的基準(zhǔn)電壓，時鐘端接收信號y ;第三Bootstrap電路模塊的輸入端接地,時鐘端接收信號z ;三個Bootstrap電路模塊的輸出端共連并生成最高位電容的下極板電壓。本發(fā)明對輸入模擬信號的量化分為兩個階段，第一階段為高位的量化，第二階段為低位的量化高位量化通過高位量化模塊完成，該模塊的量化過程是將輸入信號與幾個基準(zhǔn)值通過比較器進(jìn)行比較，將得到的比較結(jié)果按照大小邏輯關(guān)系進(jìn)行編碼，從而得到對應(yīng)的高位量化結(jié)果。根據(jù)該結(jié)果，該模塊中的電壓選擇器進(jìn)而選擇電容陣列中最高位電容的下極板電壓。完成了上述高位量化工作后，高位量化模塊停止工作，接下來的量化由基于電荷再分配式DAC實現(xiàn)的逐次逼近算法完成。本發(fā)明通過一面積相對較小以比較器為核心的高位量化模塊對輸入模擬信號的高位進(jìn)行量化，該模塊還負(fù)責(zé)選擇接入電容陣列的最高位電容下級板電壓，這樣能夠減少在單純使用電荷再分布電容陣列方案中對高位進(jìn)行量化時需要的高位大電容，進(jìn)而大大縮減了 ADC集成電路版圖的面積。


圖I為傳統(tǒng)逐次逼近型模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。圖2為本發(fā)明逐次逼近型模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。圖3為Bootstrap電路模塊的電路結(jié)構(gòu)示意圖。圖4為高位量化模塊的結(jié)構(gòu)示意圖。圖5為編碼器的結(jié)構(gòu)示意圖。圖6為電壓選擇器的結(jié)構(gòu)示意圖。圖7為比較模塊的電路結(jié)構(gòu)示意圖。圖8為逐次逼近型寄存器的結(jié)構(gòu)示意圖。圖9為逐次逼近型寄存器中寄存器芯片的結(jié)構(gòu)示意圖。
具體實施例方式為了更為具體地描述本發(fā)明，下面結(jié)合附圖及具體實施方式
對本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)說明。如圖2所示，一種逐次逼近型模數(shù)轉(zhuǎn)換器，包括采樣模塊、高位量化模塊、電容陣列模塊、比較模塊和逐次逼近型寄存器；該模數(shù)轉(zhuǎn)換器為差分式結(jié)構(gòu)，其輸入為一對差分的模擬信號Vip和Vin，模數(shù)轉(zhuǎn)換器用于對模擬信號Vip進(jìn)行模數(shù)轉(zhuǎn)換。采樣模塊用于對模擬信號Vip和Vin進(jìn)行采樣，得到采樣信號Vp和Vn ;其由兩個Bootstrap電路模塊組成,兩個Bootstrap電路模塊的輸入端分別接收模擬信號Vip和Vin ；Bootstrap電路模塊的電路結(jié)構(gòu)如圖3所示,其中in為輸入端，out為輸入端，elk為外部設(shè)備提供的時鐘信號。高位量化模塊用于對采樣信號Vp進(jìn)行高位量化，得到模擬信號Vip的2位高位數(shù)碼BO BI，進(jìn)而根據(jù)高位數(shù)碼BO BI確定電容陣列模塊最高位電容的下極板電壓VSlp ；如圖4所示，高位量化模塊包括三個比較器、一編碼器和一電壓選擇器，其中比較器用于將采樣信號Vp與對應(yīng)的比較電壓進(jìn)行比較并輸出比較結(jié)果；三個比較器將采樣信號Vp分別與三個比較電壓進(jìn)行比較，三個比較電壓分別為Vref/4、Vref/2和3Vref/4, Vref為給定的基準(zhǔn)電壓，本實施方式中Vref = 5V。編碼器用于對所有比較器輸出的比較結(jié)果進(jìn)行編碼，得到模擬信號的2位高位數(shù)碼；如圖5所示，本實施方式中編碼器由三個反相器INVl INV3、四個與門ANDl AND4和兩個或門ORl 0R2組成；其中，三個反相器的輸入端分別接收三個比較器輸出的信號A C,三個反相器的輸出端分別輸出信號a c ;與門ANDl的輸入端接收信號A、信號B和信號c,輸出端輸出信號Dl ;與門AND2的輸入端接收信號A、信號b和信號c,輸出端輸出信號D2 ;與門AND3的輸入端接收信號a、信號B和信號C，輸出端輸出信號D3 ;與門AND4的輸入端接收信號A和信號B，輸出端輸出信號D4 ;或門ORl的輸入端接收信號Dl和信號C，輸出端輸出高位數(shù)碼BO ;或門0R2的輸入端接收信號D2、信號D3和信號D4，輸出端輸出高位數(shù)碼BI。高位量化模塊中的編碼器存在冗余狀態(tài)，本實施方式的編碼器通過編碼冗余設(shè)計將理論上不可能出現(xiàn)的集中邏輯情況也引入編碼；三個比較器的輸出狀態(tài)理論上的可能情 況如下=000,001,010,011,100，101，110，111，共有八種；實際上，若比較器不存在非理想偏差，則可能的情況只有如下四種:000,001,011,111 ;其他4種情況010,100，101，110在理想情況下不可能發(fā)生，在本編碼器中設(shè)置了冗余單元將這些情況也納入編碼，如表I所
/Jn o表I
編碼器的
比較器的結(jié)果__結(jié)果
~ C B I A BQ IbT~
~ 0 0— 0 ~ 00~
~ Q 0— I ~ 0~
_2] 0 f~ 0 I0
—0 1~ I ~ I0—
~ I 0— 0 ~ I0~
~ I 0— I ~ I0~
~ I 廠 0 ~ I r~
—I丨 I I I丨 I丨 I—電壓選擇器用于根據(jù)高位數(shù)碼BO BI確定電容陣列模塊最高位電容的下極板電壓VSlp ;如圖6所示，電壓選擇器由兩個反相器INV4 INV5、四個與門AND5 AND8、一個或門0R3和三塊Bootstrap電路模塊組成；其中，兩個反相器的輸入端分別接收編碼器輸出的高位數(shù)碼BO BI，兩個反相器的輸出端分別輸出信號b0 bl ;與門AND5的輸入端接收信號b0和信號bI,輸出端輸出信號X ;與門AND6的輸入端接收信號b0和信號BI,輸出端與或門0R3的第一輸入端相連；與門AND7的輸入端接收信號BO和信號bl，輸出端與或門0R3的第二輸入端相連；與門AND8的輸入端接收信號BO和信號BI，輸出端輸出信號z ;或門0R3的輸出端輸出信號I ;第一 Bootstrap電路模塊的輸入端接收給定的參考電壓(2Vref),時鐘端接收信號X ;第二Bootstrap電路模塊的輸入端接收給定的基準(zhǔn)電壓Vref,時鐘端接收信號y ;第三Bootstrap電路模塊的輸入端接地,時鐘端接收信號z ;三個Bootstrap電路模塊的輸出端共連并生成最高位電容的下極板電壓VSlp。
電容陣列模塊根據(jù)最高位電容的下極板電壓VSlp以及逐次逼近型寄存器提供的其他3組下極板電壓，逐次生成4組上極板電壓；由于差分式結(jié)構(gòu)，電容陣列模塊由兩組電容陣列組成，如圖2所示，每組電容陣列由五個容值不一的電容組成，五個電容的一端共連構(gòu)成電容陣列的上極板，兩組電容陣列的上極板分別與采樣模塊的兩個Bootstrap電路模塊的輸出端以及比較模塊的正反相輸入端相連。上排電容陣列的五個電容的另一端分別接收下極板電壓VSlp、VS2p, VS3p> VS4p和給定的共模電壓V ;下排電容陣列的五個電容的另一端分別接收下極板電壓VSln、VS2n, VS3n、VS4n和給定的共模電壓Vm ;本實施方式中V =2. 5V。其中，下極板電壓VSln由兩個反相器串聯(lián)生成，前一反相器的輸入端接收高位數(shù)碼B0，后一反相器的輸出端輸出下極板電壓VSln ;兩個反相器的電源端接收基準(zhǔn)電壓Vref。比較模塊用于比較上極板電壓，逐次生成4個比較信號；本實施方式比較模塊采用如圖7所示的電路結(jié)構(gòu)，其中，Vin_p和Vin_n分別為比較模塊的正相輸入端和反相輸入端，Out為輸出端，clk_c為外部設(shè)備提供的時鐘信號。
逐次逼近型寄存器用于根據(jù)比較信號逐次生成3組下極板電壓，并輸出模擬信號的4位低位數(shù)碼B2 B5 ;本實施方式逐次逼近型寄存器采用如圖8所示的電路結(jié)構(gòu)，其由五塊寄存器芯片組成，寄存器芯片I 3的結(jié)構(gòu)相同，其具體電路結(jié)構(gòu)如圖9所不；寄存器芯片O和寄存器芯片4的功能僅僅是完成在系統(tǒng)時鐘elk到來時將暫存在寄存器內(nèi)的數(shù)據(jù)傳遞出去，直接以D觸發(fā)器實現(xiàn)即可。其中，IN為比較模塊生成的比較信號，clk_i為外部設(shè)備提供的時鐘信號，且為O 4的數(shù)碼以分別控制啟動五塊寄存器芯片；后四塊寄存器分別輸出低位數(shù)碼B2 B5，中間三塊寄存器還分別逐次生成3組下極板電壓VS2p VS2n、VS3p VS3n和VS4p VS4n以分別提供給電容陣列模塊中的電容。以ADC輸出6位數(shù)碼為例，若均采用差分輸入方式，單位電容面積均為C，采用傳統(tǒng)逐次逼近型ADC，系統(tǒng)需要128個單位電容；采用上極板電壓采樣的結(jié)構(gòu)，系統(tǒng)需要64個單位電容，而若采用本實施方式，系統(tǒng)僅需要32個單位電容。故本發(fā)明能夠大大縮減逐次逼近型ADC的芯片面積。
權(quán)利要求
1.一種逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，包括采樣模塊、高位量化模塊、電容陣列模塊、比較模塊和逐次逼近型寄存器；其中 所述的采樣模塊用于對模擬信號進(jìn)行采樣，得到采樣信號； 所述的高位量化模塊用于對所述的采樣信號進(jìn)行高位量化，得到模擬信號的m位高位數(shù)碼，進(jìn)而根據(jù)m位高位數(shù)碼確定電容陣列模塊最高位電容的下極板電壓； 所述的電容陣列模塊根據(jù)最高位電容的下極板電壓以及逐次逼近型寄存器提供的n-1組下極板電壓，逐次生成η組上極板電壓邱和η均為大于O的自然數(shù)； 所述的比較模塊用于比較所述的上極板電壓，并逐次生成η個比較信號； 所述的逐次逼近型寄存器用于根據(jù)所述的比較信號逐次生成η-l組下極板電壓，并輸出模擬信號的η位低位數(shù)碼。
2.根據(jù)權(quán)利要求I所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于所述的高位量化模塊包括2m-l個比較器、一編碼器和一電壓選擇器；其中所述的比較器用于將采樣信號與對應(yīng)的比較電壓進(jìn)行比較并輸出比較結(jié)果；所述的編碼器用于對所有比較器輸出的比較結(jié)果進(jìn)行編碼，得到模擬信號的m位高位數(shù)碼；所述的電壓選擇器用于根據(jù)m位高位數(shù)碼確定電容陣列模塊最高位電容的下極板電壓。
3.根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于所述的2m-l個比較器對應(yīng)接收的 2m-l 個比較電壓分別為 Vref/2m、2Vref/2m、3Vref/2m、· · ·、(2m_l) Vref/2m，Vref為給定的基準(zhǔn)電壓。
4.根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于所述的高位量化模塊包括3個比較器。
5.根據(jù)權(quán)利要求4所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于所述的編碼器由三個反相器INVl INV3、四個與門ANDl AND4和兩個或門ORl 0R2組成；其中，三個反相器的輸入端分別接收三個比較器輸出的信號A C,三個反相器的輸出端分別輸出信號a c ;與門ANDl的輸入端接收信號A、信號B和信號c,輸出端輸出信號Dl ;與門AND2的輸入端接收信號A、信號b和信號c,輸出端輸出信號D2 ;與門AND3的輸入端接收信號a、信號B和信號c,輸出端輸出信號D3 ;與門AND4的輸入端接收信號A和信號B,輸出端輸出信號D4 ；或門ORl的輸入端接收信號Dl和信號C，輸出端輸出高位數(shù)碼BO ;或門0R2的輸入端接收信號D2、信號D3和信號D4，輸出端輸出高位數(shù)碼BI。
6.根據(jù)權(quán)利要求4所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于所述的電壓選擇器由兩個反相器INV4 INV5、四個與門AND5 AND8、一個或門0R3和三塊Bootstrap電路模塊組成；其中，兩個反相器的輸入端分別接收編碼器輸出的高位數(shù)碼BO BI，兩個反相器的輸出端分別輸出信號b0 bl ;與門AND5的輸入端接收信號b0和信號bl,輸出端輸出信號X ;與門AND6的輸入端接收信號b0和信號BI,輸出端與或門0R3的第一輸入端相連；與門AND7的輸入端接收信號BO和信號bl，輸出端與或門0R3的第二輸入端相連；與門AND8的輸入端接收信號BO和信號BI,輸出端輸出信號z ;或門0R3的輸出端輸出信號Y ;第一Bootstrap電路模塊的輸入端接收給定的參考電壓，時鐘端接收信號x ;第二 Bootstrap電路模塊的輸入端接收給定的基準(zhǔn)電壓，時鐘端接收信號y ;第三Bootstrap電路模塊的輸入端接地，時鐘端接收信號z ;三個Bootstrap電路模塊的輸出端共連并生成最高位電容的下極板電壓。
全文摘要
本發(fā)明公開了一種逐次逼近型模數(shù)轉(zhuǎn)換器，包括采樣模塊、高位量化模塊、電容陣列模塊、比較模塊和逐次逼近型寄存器；其中，高位量化模塊用于對所述的采樣信號進(jìn)行高位量化，得到模擬信號的m位高位數(shù)碼，進(jìn)而根據(jù)m位高位數(shù)碼確定電容陣列模塊最高位電容的下極板電壓。本發(fā)明通過一面積相對較小以比較器為核心的高位量化模塊對輸入模擬信號的進(jìn)行高位量化，該模塊還負(fù)責(zé)選擇接入電容陣列的最高位電容下級板電壓，這樣能夠減少在單純使用電荷再分布電容陣列方案中對高位進(jìn)行量化時需要的高位大電容，進(jìn)而大大縮減了ADC集成電路版圖的面積。
文檔編號H03M1/38GK102857226SQ201210363608
公開日2013年1月2日 申請日期2012年9月26日 優(yōu)先權(quán)日2012年9月26日
發(fā)明者吳曉波, 柯研家, 趙夢戀, 鄧琳, 劉晴, 孫鵬, 楊瑾 申請人:浙江大學(xué)