本發(fā)明屬于圖像質(zhì)心提取、數(shù)字集成電路設(shè)計(jì)和實(shí)時(shí)信號(hào)處理，具體涉及一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路。

背景技術(shù)：

1、質(zhì)心提取電路在圖像處理領(lǐng)域扮演著非常重要的角色，它能識(shí)別圖像中物體的中心位置，對(duì)目標(biāo)跟蹤、物體識(shí)別及波前探測起著至關(guān)重要的作用。具體來講，數(shù)字電路通過計(jì)算圖像各像素點(diǎn)加權(quán)平均值，可定位物體的準(zhǔn)確坐標(biāo)。在自動(dòng)駕駛、人臉識(shí)別和航空航天等領(lǐng)域，均有著廣泛應(yīng)用。

2、在實(shí)際應(yīng)用中，質(zhì)心提取通常是以數(shù)字電路形式進(jìn)行，這主要是由于采集系統(tǒng)與信號(hào)處理分離所造成。因此，在fpga上構(gòu)建加法器、乘法器和除法器，可實(shí)現(xiàn)質(zhì)心計(jì)算的快速實(shí)踐。然而，一般性質(zhì)心計(jì)算電路設(shè)計(jì)中，因除法需要不斷試除與余數(shù)比較，耗時(shí)極長。在大靶面圖像應(yīng)用中，移位比較式循環(huán)除法，顯得力不從心。

技術(shù)實(shí)現(xiàn)思路

1、為解決上述技術(shù)問題，本發(fā)明提供一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，其核心是基于數(shù)值逼近思想，利用查找表讀取質(zhì)心坐標(biāo)初始值非精確解，構(gòu)建迭代循環(huán)電路，通過迭代逼近，實(shí)現(xiàn)質(zhì)心坐標(biāo)精確值的逐次求解。此電路在矩陣乘法器基礎(chǔ)上擴(kuò)展其中一級(jí)加法器，使其支持乘法、加法和減法三種運(yùn)算，從而允許一組電路模塊執(zhí)行數(shù)值迭代所需的全部運(yùn)算，以較少邏輯資源在數(shù)十個(gè)時(shí)鐘周期內(nèi)完成大比特位寬圖像的質(zhì)心坐標(biāo)提取。

2、為實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案如下：

3、一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，包括基于fpga的查表單元，n個(gè)加法器級(jí)聯(lián)構(gòu)成的乘法器，以及時(shí)鐘設(shè)計(jì)單元；其中，

4、所述fpga的查表單元用于根據(jù)輸入圖像像素和的值的前m位查找對(duì)應(yīng)的倒數(shù)初始值，所述倒數(shù)初始值經(jīng)第一算法選擇器與像素和的值的前m位一同進(jìn)入所述乘法器執(zhí)行相乘操作，獲得第一乘法結(jié)果；所述第一乘法結(jié)果經(jīng)第二算法選擇器被反饋至乘法器中的第n個(gè)加法器，通過求逆，執(zhí)行求差計(jì)算操作，獲得第一減法結(jié)果；所述第一減法結(jié)果作為乘數(shù)經(jīng)所述第一算法選擇器，與像素和的前m位再次輸入至乘法器執(zhí)行二次相乘操作，獲得第二乘法結(jié)果，也即第一迭代結(jié)果；

5、將像素和的值的前m+1位與第一迭代結(jié)果送入乘法器依次執(zhí)行所述相乘操作、求差計(jì)算操作、二次相乘操作，循環(huán)迭代，直至完成像素和所有位數(shù)的對(duì)應(yīng)迭代；

6、所述時(shí)鐘設(shè)計(jì)單元，用于控制安置在級(jí)聯(lián)加法器、第n個(gè)加法器和移位寄存器上的控制針實(shí)現(xiàn)時(shí)序控制。

7、進(jìn)一步的，所述輸入圖像像素和的值包括m位，m≥2；將像素和的值輸入移位寄存器，獲取像素和的值的前m位，m＜m。

8、進(jìn)一步的，所述第n個(gè)加法器為支持乘法與減法運(yùn)算的增強(qiáng)型加法器。

9、進(jìn)一步的，所述增強(qiáng)型加法器為在fpga上對(duì)超前加法器的輸入信道進(jìn)行拓展，允許時(shí)鐘信號(hào)控制加數(shù)與被加數(shù)的來源，使所述超前加法器電路在加法與減法運(yùn)算間動(dòng)態(tài)切換。

10、進(jìn)一步的，所述增強(qiáng)型加法器的加數(shù)輸入為前一級(jí)加法器的結(jié)果或固定值2，所述被加數(shù)輸入為乘法器乘數(shù)或乘法器運(yùn)算結(jié)果的逆。

11、進(jìn)一步的，當(dāng)所述加數(shù)輸入為前一級(jí)加法器的結(jié)果時(shí)，所述被加數(shù)輸入為乘法器乘數(shù)；當(dāng)所述加數(shù)輸入為固定值2時(shí)，所述被加數(shù)輸入為乘法器運(yùn)算結(jié)果的逆。

12、進(jìn)一步的，所述時(shí)序設(shè)計(jì)單元按下述公式進(jìn)行迭代逼近：

13、，

14、式中，xi+1代表迭代后結(jié)果，xi代表迭代初始值，b代表迭代參數(shù)。

15、另一方面，本發(fā)明提供一種不含除法器的圖像質(zhì)心坐標(biāo)提取方法，包括如下步驟：

16、fpga的查表單元根據(jù)輸入圖像像素和的值的前m位查找對(duì)應(yīng)的倒數(shù)初始值，所述倒數(shù)初始值經(jīng)第一算法選擇器與像素和的值的前m位一同進(jìn)入所述乘法器執(zhí)行相乘操作，獲得第一乘法結(jié)果；所述第一乘法結(jié)果經(jīng)第二算法選擇器被反饋至乘法器中的第n個(gè)加法器，通過求逆，執(zhí)行求差計(jì)算操作，獲得第一減法結(jié)果；所述第一減法結(jié)果作為乘數(shù)經(jīng)所述第一算法選擇器，與像素和的前m位再次輸入至乘法器執(zhí)行二次相乘操作，獲得第二乘法結(jié)果，也即第一迭代結(jié)果；

17、將像素和的值的前m+1位與第一迭代結(jié)果送入乘法器依次執(zhí)行所述相乘操作、求差計(jì)算操作、二次相乘操作，循環(huán)迭代，直至完成像素和所有位數(shù)的對(duì)應(yīng)迭代；

18、其中，時(shí)鐘設(shè)計(jì)單元控制安置在級(jí)聯(lián)加法器、第n個(gè)加法器和移位寄存器上的控制針實(shí)現(xiàn)時(shí)序控制。

19、第三方面，本發(fā)明提供一種電子設(shè)備，包括：一個(gè)或多個(gè)處理器；存儲(chǔ)器，用于存儲(chǔ)一個(gè)或多個(gè)程序；其中，當(dāng)一個(gè)或多個(gè)程序被所述一個(gè)或多個(gè)處理器執(zhí)行時(shí)，使得所述一個(gè)或多個(gè)處理器實(shí)現(xiàn)前述的一種不含除法器的圖像質(zhì)心坐標(biāo)提取方法。

20、第四方面，本發(fā)明提供一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有可執(zhí)行指令，該指令被處理器執(zhí)行時(shí)能夠使處理器實(shí)現(xiàn)前述的一種不含除法器的圖像質(zhì)心坐標(biāo)提取方法。

21、本發(fā)明的有益效果在于：

22、本發(fā)明中采用初值查表與數(shù)值逼近，不涉及除法運(yùn)算，從原理上提升質(zhì)心提取電路運(yùn)算速度；

23、本發(fā)明通過擴(kuò)展矩陣乘法器中的一級(jí)加法器，使其具備執(zhí)行加法及減法運(yùn)算的能力。通過應(yīng)用分時(shí)復(fù)用技術(shù)，在單一乘法器電路上實(shí)現(xiàn)了完整的數(shù)值迭代算術(shù)運(yùn)算，從而顯著降低了質(zhì)心提取電路的總體面積。

24、本發(fā)明利用時(shí)域分割與時(shí)序匹配技術(shù)，通過電路循環(huán)機(jī)制，在無需額外控制單元的情況下，實(shí)現(xiàn)了算術(shù)單元的自動(dòng)功能切換與迭代計(jì)算。

技術(shù)特征：

1.一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，其特征在于，包括基于fpga的查表單元，n個(gè)加法器級(jí)聯(lián)構(gòu)成的乘法器，以及時(shí)鐘設(shè)計(jì)單元；其中，

2.根據(jù)權(quán)利要求1所述的一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，其特征在于，所述輸入圖像像素和的值包括m位，m≥2；將像素和的值輸入移位寄存器，獲取像素和的值的前m位，m＜m。

3.根據(jù)權(quán)利要求1所述的一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，其特征在于，所述第n個(gè)加法器為支持乘法與減法運(yùn)算的增強(qiáng)型加法器。

4.根據(jù)權(quán)利要求3所述的一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，其特征在于，所述增強(qiáng)型加法器為在fpga上對(duì)超前加法器的輸入信道進(jìn)行拓展，允許時(shí)鐘信號(hào)控制加數(shù)與被加數(shù)的來源，使所述超前加法器電路在加法與減法運(yùn)算間動(dòng)態(tài)切換。

5.根據(jù)權(quán)利要求4所述的一種一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，其特征在于，所述增強(qiáng)型加法器的加數(shù)輸入為前一級(jí)加法器的結(jié)果或固定值2，所述被加數(shù)輸入為乘法器乘數(shù)或乘法器運(yùn)算結(jié)果的逆。

6.根據(jù)權(quán)利要求5所述的一種一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，其特征在于，當(dāng)所述加數(shù)輸入為前一級(jí)加法器的結(jié)果時(shí)，所述被加數(shù)輸入為乘法器乘數(shù)；當(dāng)所述加數(shù)輸入為固定值2時(shí)，所述被加數(shù)輸入為乘法器運(yùn)算結(jié)果的逆。

7.根據(jù)權(quán)利要求6所述的一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，其特征在于，所述時(shí)序設(shè)計(jì)單元按下述公式進(jìn)行迭代逼近：

8.一種不含除法器的圖像質(zhì)心坐標(biāo)提取方法，其特征在于，包括如下步驟：

9.一種電子設(shè)備，其特征在于，包括：

10.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，其上存儲(chǔ)有可執(zhí)行指令，該指令被處理器執(zhí)行時(shí)能夠使處理器實(shí)現(xiàn)權(quán)利要求8所述的一種不含除法器的圖像質(zhì)心坐標(biāo)提取方法。

技術(shù)總結(jié)
本發(fā)明公開了一種不含除法器的圖像質(zhì)心坐標(biāo)提取電路，依托現(xiàn)場可編程門陣列（FPGA）來實(shí)現(xiàn)，核心在于將質(zhì)心計(jì)算公式中的除法運(yùn)算轉(zhuǎn)化為加法、減法及乘法運(yùn)算，以回避除法所需試除與取余過程。其中，為進(jìn)一步優(yōu)化電路的面積并增強(qiáng)其功能性，對(duì)乘法器中的一個(gè)加法器單元進(jìn)行了擴(kuò)展，使其不僅能夠支持乘法運(yùn)算，還能夠執(zhí)行減法運(yùn)算。通過這種設(shè)計(jì)，結(jié)合分時(shí)復(fù)用技術(shù)，該乘法器電路能夠執(zhí)行質(zhì)心提取迭代逼近的全部算術(shù)流程。本發(fā)明對(duì)質(zhì)心提取電路的處理速度進(jìn)行了優(yōu)化，通過較少的時(shí)鐘周期和可控的電路面積，實(shí)現(xiàn)了對(duì)大靶面圖像的快速質(zhì)心提取，在圖像識(shí)別、目標(biāo)跟蹤以及人工智能等多個(gè)領(lǐng)域具有廣泛的應(yīng)用潛力。

技術(shù)研發(fā)人員：向立,高澤宇,蘇春軒,梅月,楊康健,楊平
受保護(hù)的技術(shù)使用者：中國科學(xué)院光電技術(shù)研究所
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/15