專利名稱：芯片互連背板及其分段階梯阻抗設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路設(shè)計領(lǐng)域，更具體地說，本發(fā)明涉及一種芯片互連背板及其分段階梯阻抗設(shè)計方法。
背景技術(shù)：
在高性能計算機、大型數(shù)據(jù)中心、網(wǎng)絡(luò)存儲系統(tǒng)中，高性能交換機是非常重要的設(shè)備之一。隨著高速串行互連標(biāo)準(zhǔn)的不斷提升，高性能交換機內(nèi)單通道IOGbps以上速率的大規(guī)模串行背板系統(tǒng)的應(yīng)用設(shè)計越來越多，伴隨而來的高速信號完整性問題也日益嚴(yán)重，其中信號反射帶來的信號完整性衰減更為嚴(yán)重，常規(guī)的通道阻抗一致性設(shè)計方法已經(jīng)無法很好地適應(yīng)極低誤碼率的性能設(shè)計需求。
高速串行背板傳輸時，信號的反射主要來自通道阻抗的不一致和端接電阻的不匹配。其中，背板通道傳輸阻抗的不一致主要是由于連接器信號孔的阻抗相比傳輸線阻抗偏低，這種偏低的孔阻抗與常規(guī)的差分線阻抗之間，造成不匹配，進而帶來信號反射。如何減小這種阻抗不匹配帶來的反射，業(yè)界主要有兩種方法其一，提高連接器信號孔本身的阻抗，即在一定條件下，努力優(yōu)化信號孔本身的結(jié)構(gòu)、材料和工藝，盡量提高其阻抗；其二，降低通道的整體目標(biāo)阻抗，比如從100歐減小到85歐。然而，這些常規(guī)方法存在著一定的問題。首先，在一定條件下，信號孔阻抗本身優(yōu)化提升的空間有限，提升后依然很低，依然無法實現(xiàn)線孔之間良好的匹配。其次，通道全部采用低目標(biāo)阻抗設(shè)計，容易造成端接的不匹配。因此，希望能夠提供一種能夠?qū)崿F(xiàn)良好線孔阻抗匹配的方法，從整體上減小高速信號的傳輸反射。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是針對現(xiàn)有技術(shù)中存在上述缺陷，提供一種實現(xiàn)良好線孔阻抗匹配從而整體上減小高速信號的傳輸反射的芯片互連背板及其分段階梯阻抗設(shè)計方法。根據(jù)本發(fā)明的第一方面,提供了一種芯片互連背板,其包括第一插件板、第一背板連接器、第二插件板、第二背板連接器、以及背板母板；其中，所述第一插件板通過所述第一背板連接器轉(zhuǎn)接到所述背板母板；而且，所述第二插件板通過所述第二背板連接器轉(zhuǎn)接到所述背板母板；其中，將第一插件板的第一芯片的第一安裝位置至與第一背板連接器的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且從所述第一安裝位置向所述第一連接位置的方向依次減小所述多個第一插件板印制線段的阻抗；并且，將第二插件板的第二芯片的安裝位置至與第二背板連接器的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從所述第二安裝位置向所述第二連接位置的方向依次減小所述多個第二插件板印制線段的阻抗。優(yōu)選地，所述芯片互連背板用于串行信號傳輸。
優(yōu)選地，所述背板母板的阻抗等于與所述第一背板連接器最近的第一插件板印制線段的阻抗；而且，所述背板母板的阻抗等于與所述第二背板連接器最近的第二插件板印制線段的阻抗。根據(jù)本發(fā)明的第二方面，提供了一種芯片互連背板分段階梯阻抗設(shè)計方法，其包括將第一插件板通過第一背板連接器轉(zhuǎn)接到背板母板；將第二插件板通過第二背板連接器轉(zhuǎn)接到背板母板；將第一插件板的第一芯片的第一安裝位置至與第一背板連接器的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且 從所述第一安裝位置向所述第一連接位置的方向依次減小所述多個第一插件板印制線段的阻抗；將第二插件板的第二芯片的安裝位置至與第二背板連接器的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從所述第二安裝位置向所述第二連接位置的方向依次減小所述多個第二插件板印制線段的阻抗。優(yōu)選地，所述芯片互連背板分段階梯阻抗設(shè)計方法用于串行信號傳輸。優(yōu)選地，所述芯片互連背板分段階梯阻抗設(shè)計方法進一步包括將所述背板母板依次劃分為多個母板段，從背板連接器處至第二芯片，依次抬升背板母板印制線段的各個母板段的阻抗，使靠近所述背板連接器段的母板段的阻抗等于最近的插件板印制線段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。根據(jù)本發(fā)明的第三方面，提供了一種芯片互連背板，其包括插件板、背板連接器以及背板母板；其中，所述插件板通過背板連接器轉(zhuǎn)接到所述背板母板；其中，將所述插件板的第一芯片的安裝位置至與背板連接器的連接位置之間的差分印制線，劃分成多個插件板印制線段；并且從所述安裝位置向所述連接位置的方向依次減小所述多個插件板印制線段的阻抗。優(yōu)選地，所述背板母板的阻抗等于與所述背板連接器最近的插件板印制線段的阻抗。根據(jù)本發(fā)明的第四方面，提供了一種芯片互連背板分段階梯阻抗設(shè)計方法，其包括將插件板通過背板連接器轉(zhuǎn)接到背板母板；將所述插件板的第一芯片的安裝位置至與背板連接器的連接位置之間的差分印制線，劃分成多個插件板印制線段；從所述安裝位置向所述連接位置的方向依次減小所述多個插件板印制線段的阻抗。優(yōu)選地，所述芯片互連背板分段階梯阻抗設(shè)計方法還包括將所述背板母板依次劃分為多個母板段，從背板連接器處至第二芯片，依次抬升背板母板印制線段的各個母板段的阻抗，使靠近所述背板連接器段的母板段的阻抗等于最近的插件板印制線段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。本發(fā)明實現(xiàn)了芯片互連背板通道上線、孔和端接電阻之間的良好匹配，由此提供了一種實現(xiàn)良好線孔阻抗匹配從而整體上減小高速信號的傳輸反射的芯片互連背板及其分段階梯阻抗設(shè)計方法。


結(jié)合附圖，并通過參考下面的詳細描述，將會更容易地對本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點和特征，其中圖I示意性地示出了根據(jù)本發(fā)明第一實施例的芯片互連背板。
圖2示意性地示出了根據(jù)本發(fā)明第一實施例所采用的差分帶狀線的截面結(jié)構(gòu)。圖3示意性地示出了根據(jù)本發(fā)明第二實施例的芯片互連背板。圖4是圖2所示的背板連接通道采用常規(guī)設(shè)計方法對應(yīng)的Sddll曲線圖和本發(fā)明技術(shù)方案對應(yīng)的Sddll曲線圖。圖5是圖2所示的背板連接通道采用常規(guī)設(shè)計方法對應(yīng)的浴盆曲線和本發(fā)明技術(shù)方案對應(yīng)的浴盆曲線。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號。
具體實施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實施例和附圖對本發(fā)明的內(nèi) 容進行詳細描述。<第一實施例>圖I示意性地示出了根據(jù)本發(fā)明第一實施例的芯片互連背板。如圖I所不,根據(jù)本發(fā)明第一實施例的芯片互連背板包括第一插件板CB1、第一背板連接器Tl、第二插件板CB2、第二背板連接器T2、以及背板母板ΜΒ0。其中，所述第一插件板CBl通過所述第一背板連接器Tl轉(zhuǎn)接到所述背板母板MBO ；而且，所述第二插件板CB2通過所述第二背板連接器T2轉(zhuǎn)接到所述背板母板ΜΒ0。由此，第一插件板CBl上的第一芯片Cl通過第一背板連接器Tl轉(zhuǎn)接到背板母板MBO內(nèi)，然后連接到第二背板連接器T2，進而轉(zhuǎn)接到達第二插件板CB2上的第二芯片C2，由此實現(xiàn)了第一芯片Cl和第二芯片C2之間的高速互連。本發(fā)明第一實施例的阻抗設(shè)計是針對從第一芯片Cl到第二芯片C2的整條通道而言，具體可以細分成第一插件板CB1、背板母板MBO以及第二插件板CB2，這三段都是通過差分印制線連接，可以通過設(shè)計調(diào)整其目標(biāo)阻抗。但是，背板連接器(第一背板連接器Tl和第二背板連接器T2)是阻抗固定器件，其阻抗是確定的，例如100歐姆，不存在調(diào)整問題。更具體地說，現(xiàn)有技術(shù)的常規(guī)阻抗設(shè)計方案要求整體通道包括芯片內(nèi)的端接保持完全一致，因此，在芯片端接100歐姆、以及連接器100歐姆的前提下，保持第一插件板CBl、背板母板MBO以及第二插件板CB2的印制線設(shè)計阻抗全部為100歐姆，才能實現(xiàn)通道阻抗完全一致。與上述現(xiàn)有技術(shù)不同的是，在本發(fā)明第一實施例中，從端接處開始，分段逐漸減小通道目標(biāo)阻抗設(shè)計值，特別是在背板連接器安裝孔處，使得低阻抗差分線盡可能匹配信號孔阻抗。更具體地說，將第一插件板CBl的第一芯片Cl的第一安裝位置至與第一背板連接器Tl的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且從所述第一安裝位置向所述第一連接位置的方向依次減小所述多個第一插件板印制線段的阻抗。同樣，將第二插件板CB2的第二芯片C2的安裝位置至與第二背板連接器Tl的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從所述第二安裝位置向所述第二連接位置的方向依次減小所述多個第二插件板印制線段的阻抗。更具體地說，例如，將第一插件板CBl的第一芯片Cl的第一安裝位置至與第一背板連接器Tl的第一連接位置之間的差分印制線(或者，將第二插件板CB2的第二芯片C2的安裝位置至與第二背板連接器Tl的連接位置之間的差分印制線)，依次劃分成三段，并且第一段的阻抗設(shè)置為100歐姆，第二段的阻抗設(shè)置為90歐姆，第三段的阻抗設(shè)置為80歐姆；或者，第一段的阻抗設(shè)置為100歐姆，第二段的阻抗設(shè)置為80歐姆，第三段的阻抗設(shè)置為60歐姆。實際上，可以理解的是，完全可根據(jù)具體情況設(shè)計分段的段數(shù)以及各段的阻抗值。優(yōu)選地，使所述背板母板MBO的阻抗等于或接近于與所述第一背板連接器Tl最近的第一插件板印制線段的阻抗；而且，優(yōu)選地，使所述背板母板MBO的阻抗等于或接近于與所述第二背板連接器T2最近的第二插件板印制線段的阻抗。差分印制線常見的有兩種類型，分別是微帶線和帶狀線。例如，圖2示意性地示出了根據(jù)本發(fā)明第一實施例所采用的差分帶狀線的截面結(jié)構(gòu)。
具體地說，圖2所示差分帶狀線截面結(jié)構(gòu)，截面結(jié)構(gòu)最上面一層和最下面一層為銅箔，銅箔層之間填充基材；線I和線2相同，線寬為W，線厚為T，兩條線之間間距為S，上下填充的基材厚度為H，差分線的阻抗與這些參數(shù)均相關(guān)，具體可以根據(jù)具體應(yīng)用進行設(shè)置。優(yōu)選地，所述芯片互連背板用于串行信號傳輸，例如，IOGbps以上速率的串行信號傳輸。本發(fā)明第一實施例采用分段階梯阻抗設(shè)計，實現(xiàn)通道上線、孔和端接電阻之間的良好匹配。<芯片互連背板分段階梯阻抗設(shè)計方法>根據(jù)本發(fā)明的另一優(yōu)選實施例，本發(fā)明還提供了一種芯片互連背板分段階梯阻抗設(shè)計方法。具體地說，根據(jù)本發(fā)明的另一優(yōu)選實施例的芯片互連背板分段階梯阻抗設(shè)計方法包括將第一插件板CBl通過第一背板連接器Tl轉(zhuǎn)接到背板母板MBO ；將第二插件板CB2通過第二背板連接器T2轉(zhuǎn)接到背板母板MBO ；將第一插件板CBl的第一芯片Cl的第一安裝位置至與第一背板連接器Tl的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且從所述第一安裝位置向所述第一連接位置的方向依次減小所述多個第一插件板印制線段的阻抗；將第二插件板CB2的第二芯片C2的安裝位置至與第二背板連接器Tl的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從所述第二安裝位置向所述第二連接位置的方向依次減小所述多個第二插件板印制線段的阻抗；優(yōu)選地，使所述背板母板MBO的阻抗等于或接近于與所述第一背板連接器Tl最近的第一插件板印制線段的阻抗；而且，優(yōu)選地，使所述背板母板MBO的阻抗等于或接近于與所述第二背板連接器T2最近的第二插件板印制線段的阻抗。<第二實施例>圖3示意性地示出了根據(jù)本發(fā)明第二實施例的芯片互連背板。如圖3所示，根據(jù)本發(fā)明第二實施例的芯片互連背板包括插件板CB0、背板連接器T0、以及背板母板MBO。其中，所述插件板CBO通過背板連接器TO轉(zhuǎn)接到所述背板母板MBO。由此，所述插件板CBO上的芯片Cl通過背板連接器TO轉(zhuǎn)接到背板母板MBO內(nèi)，然后連接到背板母板MBO上的第二芯片C2，由此實現(xiàn)了第一芯片Cl和第二芯片C2之間的高
速互連。本發(fā)明第二實施例的阻抗設(shè)計是針對從第一芯片Cl到第二芯片C2的整條通道而言，具體可以細分成第一插件板CB1、以及背板母板ΜΒ0，這兩段都是通過差分印制線連接，可以通過設(shè)計調(diào)整其目標(biāo)阻抗。但是，背板連接器TO是阻抗固定器件，其阻抗是確定的，例如100歐姆，不存在調(diào)整問題。在本發(fā)明第二實施例中，從端接處開始，分段逐漸減小通道目標(biāo)阻抗設(shè)計值，特別是在背板連接器安裝孔處，使得低阻抗差分線盡可能匹配信號孔阻抗。更具體地說，將所述插件板CBO的第一芯片Cl的安裝位置至與背板連接器TO的連接位置之間的差分印制線，劃分成多個插件板印制線段；并且從所述安裝位置向所述連 接位置的方向依次減小所述多個插件板印制線段的阻抗。例如，將所述插件板CBO的第一芯片Cl的安裝位置至與背板連接器TO的連接位置之間的差分印制線，依次劃分成四段，并且第一段的阻抗設(shè)置為100歐姆，第二段的阻抗設(shè)置為90歐姆，第三段的阻抗設(shè)置為80歐姆，第四段的阻抗設(shè)置為70歐姆；或者，第一段的阻抗設(shè)置為100歐姆，第二段的阻抗設(shè)置為85歐姆，第三段的阻抗設(shè)置為75歐姆，第四段的阻抗設(shè)置為70歐姆。實際上，可以理解的是，完全可根據(jù)具體情況設(shè)計分段的段數(shù)以及各段的阻抗值。并且，優(yōu)選地，使所述背板母板MBO的阻抗依次劃分為多段，從背板連接器TO處至第二芯片C2，依次抬升背板印制線段的阻抗，使靠近所述背板連接器TO段的阻抗等于或接近于最近的插件板印制線段的阻抗，使靠近第二芯片C2段的阻抗等于或接近于芯片端接阻值。本發(fā)明第二實施例采用分段階梯阻抗設(shè)計，實現(xiàn)通道上線、孔和端接電阻之間的良好匹配。<芯片互連背板分段階梯阻抗設(shè)計方法>根據(jù)本發(fā)明的另一優(yōu)選實施例，本發(fā)明還提供了一種芯片互連背板分段階梯阻抗設(shè)計方法。芯片互連背板分段階梯阻抗設(shè)計方法包括將插件板CBO通過背板連接器TO轉(zhuǎn)接到背板母板MBO ；將所述插件板CBO的第一芯片Cl的安裝位置至與背板連接器TO的連接位置之間的差分印制線，劃分成多個插件板印制線段；并且從所述安裝位置向所述連接位置的方向依次減小所述多個插件板印制線段的阻抗。并且，優(yōu)選地，使所述背板母板MBO的阻抗依次劃分為多段，從背板連接器TO處至第二芯片C2，依次抬升背板印制線段的阻抗，使靠近所述背板連接器TO段的阻抗等于或接近于最近的插件板印制線段的阻抗，使靠近第二芯片C2段的阻抗等于或接近于芯片端接阻值。<本發(fā)明的技術(shù)效果>在高速串行互連通道的性能評估中，通常采用S參數(shù)描述通道各方面的性能。在這些S參數(shù)中，Sddll對應(yīng)通道的回路反射損耗，能夠在頻域準(zhǔn)確刻畫通道阻抗不一致帶來的反射情況。圖4是圖2所示的背板連接通道采用常規(guī)設(shè)計方法對應(yīng)的Sddll曲線圖Cl和本發(fā)明技術(shù)方案對應(yīng)的Sddll曲線圖C2。
從圖中可以看出，從4GHz處開始，特別是對于Sddll大于-IOdB的頻段，本發(fā)明設(shè)計方法對應(yīng)的Sddll基本都小于常規(guī)的設(shè)計方法。這也說明采用本發(fā)明設(shè)計方法對通道回路損耗性能有一定的提聞。對應(yīng)到鏈路傳輸性能上，也可以從浴盆曲線上對比兩種設(shè)計方法的性能差異。圖5是圖2所示的背板連接通道采用常規(guī)設(shè)計方法對應(yīng)的浴盆曲線Cll和本發(fā)明技術(shù)方案對應(yīng)的浴盆曲線C22。浴盆曲線通常用來評估鏈路的傳輸性能，表征眼圖寬度和誤碼率之間的關(guān)系。在一定誤碼率的要求下，如果對應(yīng)的浴盆寬度越寬，表示鏈路的傳輸性能越好。或者說，在一定眼圖寬度的前提下，如果對應(yīng)的浴盆曲線越寬，對應(yīng)的誤碼率也越低。其中，眼圖是衡量信號傳輸時信號質(zhì)量的一種手段，是由多個碼兀在單位時間間隔(Unit Interval)內(nèi)的疊加，可以采用示波器進行測試，其質(zhì)量通常用眼圖的高度和寬度來衡量，如果眼圖的寬度較寬則表示信號質(zhì)量較好，反之較差?？梢钥闯觯谡`碼率等于le-12時，眼圖寬度分別等于O. 21UI和O. 33Π，本專利設(shè)計方法明顯優(yōu)于常規(guī)的設(shè)計方法。此外，需要說明的是，說明書中的術(shù)語“第一”、“第二”、“第三”等描述僅僅用于區(qū) 分說明書中的各個組件、元素、步驟等，而不是用于表示各個組件、元素、步驟之間的邏輯關(guān)系或者順序關(guān)系等。可以理解的是，雖然本發(fā)明已以較佳實施例披露如上，然而上述實施例并非用以限定本發(fā)明。對于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。
權(quán)利要求
1.一種芯片互連背板，其特征在于包括第一插件板、第一背板連接器、第二插件板、第二背板連接器、以及背板母板； 其中，所述第一插件板通過所述第一背板連接器轉(zhuǎn)接到所述背板母板；而且，所述第二插件板通過所述第二背板連接器轉(zhuǎn)接到所述背板母板； 其中，將第一插件板的第一芯片的第一安裝位置至與第一背板連接器的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且從所述第一安裝位置向所述第ー連接位置的方向依次減小所述多個第一插件板印制線段的阻杭； 并且，將第二插件板的第二芯片的安裝位置至與第二背板連接器的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從所述第二安裝位置向所述第二連接位置的方向依次減小所述多個第二插件板印制線段的阻杭。
2.根據(jù)權(quán)利要求I所述的芯片互連背板，其特征在于，所述芯片互連背板用于串行信號傳輸。
3.根據(jù)權(quán)利要求I或2所述的芯片互連背板，其特征在于，所述背板母板的阻抗等于與所述第一背板連接器最近的第一插件板印制線段的阻杭；而且，所述背板母板的阻抗等于與所述第二背板連接器最近的第二插件板印制線段的阻杭。
4.一種芯片互連背板分段階梯阻抗設(shè)計方法，其特征在于包括 將第一插件板通過第一背板連接器轉(zhuǎn)接到背板母板； 將第二插件板通過第二背板連接器轉(zhuǎn)接到背板母板； 將第一插件板的第一芯片的第一安裝位置至與第一背板連接器的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且從所述第一安裝位置向所述第一連接位置的方向依次減小所述多個第一插件板印制線段的阻杭； 將第二插件板的第二芯片的安裝位置至與第二背板連接器的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從所述第二安裝位置向所述第二連接位置的方向依次減小所述多個第二插件板印制線段的阻杭。
5.根據(jù)權(quán)利要求4所述的芯片互連背板分段階梯阻抗設(shè)計方法，其特征在于，所述芯片互連背板分段階梯阻抗設(shè)計方法用于串行信號傳輸。
6.根據(jù)權(quán)利要求4或5所述的芯片互連背板分段階梯阻抗設(shè)計方法，其特征在于進ー步包括 使所述背板母板的阻抗等于與所述第一背板連接器最近的第一插件板印制線段的阻抗；而且，使所述背板母板的阻抗等于與所述第二背板連接器最近的第二插件板印制線段的阻抗。
7.—種芯片互連背板，其特征在于包括插件板、背板連接器以及背板母板；其中，所述插件板通過背板連接器轉(zhuǎn)接到所述背板母板； 其中，將所述插件板的第一芯片的安裝位置至與背板連接器的連接位置之間的差分印制線，劃分成多個插件板印制線段；并且從所述安裝位置向所述連接位置的方向依次減小所述多個插件板印制線段的阻杭。
8.根據(jù)權(quán)利要求7所述的芯片互連背板，其特征在于，所述背板母板依次劃分為多個母板段，從背板連接器處至第二芯片，依次抬升背板母板印制線段的各個母板段的阻抗，使靠近所述背板連接器段的母板段的阻抗等于最近的插件板印制線段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。
9.一種芯片互連背板分段階梯阻抗設(shè)計方法，其特征在于包括 將插件板通過背板連接器轉(zhuǎn)接到背板母板； 將所述插件板的第一芯片的安裝位置至與背板連接器的連接位置之間的差分印制線，劃分成多個插件板印制線段； 從所述安裝位置向所述連接位置的方向依次減小所述多個插件板印制線段的阻杭。
10.根據(jù)權(quán)利要求9所述的芯片互連背板分段階梯阻抗設(shè)計方法，其特征在于還包括將所述背板母板依次劃分為多個母板段，從背板連接器處至第二芯片，依次抬升背板母板印制線段的各個母板段的阻抗，使靠近所述背板連接器段的母板段的阻抗等于最近的插件板印制線段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。
全文摘要
本發(fā)明提供芯片互連背板及其分段階梯阻抗設(shè)計方法。芯片互連背板包括第一插件板、第一背板連接器、第二插件板、第二背板連接器、以及背板母板。第一插件板通過第一背板連接器轉(zhuǎn)接到背板母板。第二插件板通過第二背板連接器轉(zhuǎn)接到背板母板。將第一插件板的第一芯片的第一安裝位置至與第一背板連接器的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且從第一安裝位置向第一連接位置的方向依次減小多個第一插件板印制線段的阻抗。將第二插件板的第二芯片的安裝位置至與第二背板連接器的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從第二安裝位置向第二連接位置的方向依次減小多個第二插件板印制線段的阻抗。
文檔編號H05K7/10GK102821575SQ201210324820
公開日2012年12月12日 申請日期2012年9月5日 優(yōu)先權(quán)日2012年9月5日
發(fā)明者高劍剛, 鄭浩, 金利峰, 李川, 胡晉, 賈福楨 申請人:無錫江南計算技術(shù)研究所