本發(fā)明大體涉及存儲(chǔ)器裝置，尤其涉及帶有多電平單元存儲(chǔ)的動(dòng)態(tài)隨機(jī)存儲(chǔ)器裝置。

背景技術(shù)：

一個(gè)多電平單元?jiǎng)討B(tài)隨機(jī)存儲(chǔ)器(DRAM)能在存儲(chǔ)單元上儲(chǔ)存兩種以上的電壓，這樣每個(gè)儲(chǔ)存單元能儲(chǔ)存一個(gè)以上的比特。雖然在存儲(chǔ)器中儲(chǔ)存四種或更多種電壓能夠使存儲(chǔ)器達(dá)到更高的效率，但是在實(shí)踐中，設(shè)置三種電壓是切實(shí)可行的，其原因在于，若設(shè)置四種或更多種電壓，單元存儲(chǔ)器中存在半VDD參照電壓?jiǎn)栴}以及固有的噪聲容限問(wèn)題。

T.Furuyama等人(“Furuyama”)在一篇文獻(xiàn)“An Experimental Two Bit/Cell storage DRAM for Macro Cell or Memory on Logic Application(兩個(gè)比特/單元存儲(chǔ)DRAM在宏單元或存儲(chǔ)器上的邏輯應(yīng)用試驗(yàn))”，IEEE J.Solid State Circuits，第24卷，第2號(hào)，第388-393頁(yè)，1989年4月，提出一種多電平靈敏放大和恢復(fù)的方法。在該方案中，存儲(chǔ)器中設(shè)置四種電壓，并映射到兩個(gè)比特。對(duì)于靈敏放大操作，存儲(chǔ)單元與一個(gè)位線共享充電，且該位線分成三個(gè)子位線，并通過(guò)開關(guān)相互隔離。這三個(gè)子位線連接三個(gè)靈敏放大器(SA)。SA將這三個(gè)子位線與三個(gè)參照電壓比較，并且輸出相應(yīng)的2個(gè)比特?cái)?shù)據(jù)。通過(guò)這種方式可以迅速地一次讀出2個(gè)比特?cái)?shù)據(jù)。但是這種方案有很明顯的弊端，例如需要三個(gè)靈敏放大器，需要為子位線配置更多個(gè)開關(guān)和控制電路。最大的弊端在于對(duì)于讀取錯(cuò)誤比較敏感，以及全局參照電壓不穩(wěn)定，噪音容限小。還需要更多的開關(guān)和解碼操作，這些操作使得該方案下的DRAM比多數(shù)常規(guī)DRAM的性能還要慢。

Gillingham的美國(guó)專利No.5,283,761公開形成兩對(duì)子位線的方法和電路，每對(duì)有一個(gè)靈敏放大器，不同于Furuyama方案中的平行感測(cè)方式，Gillingham方案使用順序感測(cè)。在順序感測(cè)中，第一靈敏放大器的結(jié)果用于生成第二次感測(cè)操作的參照電壓。一個(gè)初始的感測(cè)操作將VDD/2與多電平單元電壓相比較，如果單元電壓在VDD/2以上，則第二次感測(cè)操作將5VDD/6的參照電壓與單元電壓(在與位線充電共享之后)比較。相反地，如果第一次操作表明單元電壓低于VDD/2，第二次操作將會(huì)比較單元電壓和VDD/6的參照電壓。兩次感測(cè)操作的結(jié)果會(huì)產(chǎn)生2比特?cái)?shù)據(jù)。該方案使用本地生成參考電壓，因此能減少Furayama中使用的全局參照電壓所產(chǎn)生的一些噪音，該方案的缺點(diǎn)是仍然要使用2個(gè)靈敏放大器，并且對(duì)于子位線有很多控制和切換電路，與常規(guī)的DRAM相比，還有更低的噪音邊際問(wèn)題，因?yàn)樾枰叩膮⒄针妷弘娖?。除此之外，速度也比Furuyama方案更慢一些。

Birk等人的美國(guó)專利No.6,556,469公開了一種將Furayama并行感測(cè)的優(yōu)點(diǎn)與Gillingham使用本地參照電壓的特點(diǎn)結(jié)合起來(lái)的方式。然而這個(gè)方案也有局限，即仍然存在先前方案的多電平DRAM低信號(hào)邊界問(wèn)題。

LIU的美國(guó)專利No.7,133,311公開了一種使用不對(duì)稱感測(cè)來(lái)區(qū)分存儲(chǔ)單元中三個(gè)不同電壓但不使用任何特殊參考電壓的方法。使用連接用的多路復(fù)用器和基于固定偏移電壓的靈敏放大器來(lái)實(shí)施該不對(duì)稱感測(cè)。

Koya等人的美國(guó)專利No.8,773,925公開了在DRAM單元中儲(chǔ)存四種電壓電平的方法。其利用前置放大器、本地位線以及全局位線進(jìn)行感測(cè)。然而，信號(hào)噪音容限仍然是主要的問(wèn)題，而且這種設(shè)計(jì)使用了過(guò)多不同的感測(cè)電壓電平。

技術(shù)實(shí)現(xiàn)要素：

在本發(fā)明中，設(shè)計(jì)了一種三電平(即“三態(tài)”)單元的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器用于在動(dòng)態(tài)存儲(chǔ)單元中儲(chǔ)存三種電壓電平：0、VDD/2和VDD。使用一種不對(duì)稱感測(cè)的方法高效地感測(cè)出信號(hào)電壓和參考電壓的相同和不同。

通過(guò)切換不對(duì)稱靈敏放大器(ASA)的偏移電壓極性，僅使用一個(gè)參考電壓，可以讀出三種不同電壓。該ASA的兩個(gè)控制信號(hào)A和B可被設(shè)置在不同的電壓電平，或者在不同的時(shí)間點(diǎn)具有不同的驅(qū)動(dòng)強(qiáng)度，又或者兩者的結(jié)合。

該ASA有兩個(gè)輸入，BLT和BLR，ASA具有在BLT和BLR之間故意引入的偏移電壓，偏移電壓的極性可以通過(guò)切換兩個(gè)控制信號(hào)A,B來(lái)改變。在感測(cè)“VDD/2”時(shí)，偏移電壓決定感測(cè)結(jié)果，并且當(dāng)偏移電壓極性變化時(shí)，則讀出相反結(jié)果。在感測(cè)“0”和“VDD”的實(shí)例中，BLT和BLR之間的差異將決定感測(cè)結(jié)果，且當(dāng)偏移電壓極性改變時(shí)，讀出的結(jié)果相同。由感測(cè)結(jié)果控制的回寫電路能夠?qū)ⅰ?”和“VDD”電壓寫回存儲(chǔ)單元。VDD/2預(yù)充電方案同樣可以將“VDD/2”電壓從位線預(yù)充電電平寫回存儲(chǔ)單元。BLT和BLR與位線對(duì)的連接還可以通過(guò)選擇傳輸晶體管進(jìn)行切換。

本發(fā)明中描述了差分型和鎖存型這兩種不對(duì)稱靈敏放大器。

不對(duì)稱元件可以附加在pmos側(cè)或者nmos側(cè)，用于偏移電壓設(shè)置和極性切換。不對(duì)稱元件還可以被多個(gè)常規(guī)靈敏放大器共享，因此形成多個(gè)不對(duì)稱靈敏放大器。

該TLC-DRAM的感測(cè)操作功耗小于常規(guī)的DRAM。有以下兩個(gè)原因：1.兩次連續(xù)的感測(cè)操作感測(cè)的是相同的物理存儲(chǔ)單元，因此位線對(duì)只會(huì)預(yù)充電一次。2.如果存儲(chǔ)單元儲(chǔ)存VDD/2的電壓，位線對(duì)的電壓不變，當(dāng)然位線對(duì)電容器就不需要太多預(yù)充電電流。

附圖說(shuō)明

將參照以下附圖通過(guò)示例方式描述本發(fā)明：

圖1表示的是與位線對(duì)、數(shù)據(jù)輸入/輸出、以及控制偏移電壓切換的控制信號(hào)A和B連接的不對(duì)稱靈敏放大器(ASA)的示意圖。

圖2A表示的是常規(guī)的用于兩電平DRAM的鎖存型靈敏放大器。

圖2B表示的是另一種常規(guī)的差分型靈敏放大器。

圖3A表示的是靈敏放大器與控制信號(hào)A,B以及不對(duì)稱元件組合的示意圖，形成一個(gè)帶有正偏移電壓和負(fù)偏移電壓的不對(duì)稱靈敏放大器(ASA)。

圖3B表示的是信號(hào)A和B切換操作的時(shí)序圖。

圖3C列出3種存儲(chǔ)實(shí)例中的3個(gè)不同數(shù)據(jù)。

圖4A是ASA的另一個(gè)例子，與使用完全邏輯電平不同的是，該例子的ASA對(duì)信號(hào)A和B直接使用模擬電壓。

圖4B是信號(hào)A和B以及所選字線的時(shí)序圖。

圖5展示的是帶有多個(gè)不對(duì)稱元件的多個(gè)陣列結(jié)構(gòu)。

圖6A、圖6B和圖6C為在三種不同存儲(chǔ)單元電壓實(shí)例中的存儲(chǔ)單元讀取操作的控制信號(hào)和數(shù)據(jù)輸出的波形圖。

圖7A為展示存儲(chǔ)單元與ASA的互連件的方框圖。

圖7B為實(shí)例“0”的回寫電路。

圖7C為實(shí)例“1”的回寫電路。

圖7D是給控制信號(hào)充電和放電的時(shí)序圖。

圖7E是對(duì)于3種電壓實(shí)例的感測(cè)數(shù)據(jù)。

圖8是存儲(chǔ)單元中三種不同電壓的位線電壓讀取/恢復(fù)操作的波形圖。

圖9A是位線對(duì)和ASA的BLT/BLR輸入之間的可切換互連件的框圖。

圖9B是與BLT連接的VDD/2預(yù)充電電路。

圖10表示的是使用兩個(gè)靈敏放大器一起來(lái)感測(cè)一個(gè)位線對(duì)的框圖。

圖11表示的是對(duì)于多個(gè)常規(guī)靈敏放大器使用不對(duì)稱元件用于支持多個(gè)位線對(duì)的感測(cè)的框圖。

圖12A是使用常規(guī)SA和控制信號(hào)A和B來(lái)切換偏移電壓極性的鎖存型ASA的示例。

圖12B是用于A和B信號(hào)切換的時(shí)序圖。

圖13是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方案的兩個(gè)連續(xù)感測(cè)操作的流程圖。

圖14是例示一個(gè)單獨(dú)感測(cè)操作和同時(shí)讀取多個(gè)數(shù)據(jù)的流程圖。

具體實(shí)施方式

三電平單元隨機(jī)存取儲(chǔ)存器(TLC-DRAM)可以將三種不同電壓電平中的任意一種寫入、讀取和恢復(fù)到單個(gè)存儲(chǔ)單元，這三種電壓分別是對(duì)地電壓(0)、VDD/2和供電電壓VDD。通過(guò)在存儲(chǔ)單元中儲(chǔ)存三種電壓電平，可以實(shí)現(xiàn)每個(gè)單元儲(chǔ)存log2(3)＝1.58bit。因此，與常規(guī)的兩電平DRAM或每個(gè)儲(chǔ)存單元只有一個(gè)比特的儲(chǔ)存方式相比，能夠有效地增加存儲(chǔ)器密度。

圖1顯示的是根據(jù)一個(gè)實(shí)施例的TLC-DRAM的高度簡(jiǎn)化例子。一個(gè)不對(duì)稱靈敏放大器(ASA)與一個(gè)信號(hào)位線(BLT)和參考位線(BLR)連接。當(dāng)字線斷開時(shí)，BLT連接到訪問(wèn)的存儲(chǔ)單元，BLR連接到參考位線。ASA有兩個(gè)控制信號(hào)A和B，用于設(shè)置ASA的偏移電壓和極性切換。本地IOs(LIO/LIOB)用于數(shù)據(jù)讀出和寫入操作。

這三種電壓電平(對(duì)地電壓、VDD/2、VDD)在所有類型的DRAM設(shè)計(jì)中都是自然可獲得的，然而，通常使用VDD/2作為常規(guī)靈敏放大器的參考電壓以判斷來(lái)自存儲(chǔ)“對(duì)地電壓”或“VDD”的單元中的信號(hào)電壓是高于還是低于參考電壓。換句話說(shuō)，常規(guī)靈敏放大器的設(shè)計(jì)目的是為了檢測(cè)兩個(gè)輸入電壓(BLT和BLR)的差別，并輸出相應(yīng)的數(shù)據(jù)(“1”或“0”)。圖2A和圖2B描述的是常規(guī)鎖存型靈敏放大器(現(xiàn)有技術(shù))。常規(guī)靈敏放大器的設(shè)計(jì)目的是檢測(cè)兩個(gè)輸入電壓的差別，但是，它不能檢測(cè)出電壓的相同性。

為了檢測(cè)DRAM的三種不同電壓，常規(guī)的靈敏放大器需要使用除了VDD/2之外的參考電壓，因?yàn)殪`敏放大器既不能檢測(cè)出VDD/2，也不能在信號(hào)電壓與參考電壓相同都處于VDD/2電平時(shí)做出正確的判斷。

為了能仍然使用VDD/2作為參考電壓，并感測(cè)出三種不同的電壓電平，本發(fā)明設(shè)計(jì)了一種不對(duì)稱靈敏放大器，其在兩個(gè)輸入電壓(BLT和BLR)之間具有正偏移電壓和負(fù)偏移電壓。

圖3A為一個(gè)差分不對(duì)稱靈敏放大器的原理圖，其可以檢測(cè)兩個(gè)輸入電壓是相同還是不同。301是一個(gè)常規(guī)靈敏放大器，在重置或預(yù)充電階段，D和DB節(jié)點(diǎn)通過(guò)LIO和LIOB被預(yù)充電至VDD。302是不對(duì)稱元件的一個(gè)例子，使用控制信號(hào)A和B來(lái)切換BLT和BLR側(cè)的下拉強(qiáng)度，通過(guò)在傳輸門上施加一個(gè)電壓接通C。303是302的一個(gè)變型，C直接連接到VDD。當(dāng)A接通并且B接地時(shí)，BLT晶體管的電流直接通過(guò)晶體管N4流向地。另一方面，BLR晶體管的電流通過(guò)晶體管N6和N4流向地。在這個(gè)實(shí)施例中，BLT晶體管有更強(qiáng)的下拉力，SA有一個(gè)正偏移電壓。當(dāng)B激活并且A＝0時(shí)，BLR晶體管具有更強(qiáng)的下拉并且SA具有負(fù)偏移。如果BLT和BLR電壓是相同的，在這兩次連續(xù)的靈敏放大操作中，D或LIO的讀出數(shù)據(jù)會(huì)不相同。因此ASA能檢測(cè)電壓電平是否相同。

然而，如果存儲(chǔ)單元存儲(chǔ)“VDD”電平，BLT上相應(yīng)的位線電壓也足夠強(qiáng)以抵消不對(duì)稱元件引入的偏移電壓，并且在節(jié)點(diǎn)“D”處總是輸出“1”。

另一方面，如果存儲(chǔ)單元存儲(chǔ)“0”電平，則BLT上相應(yīng)的位線電壓足夠微弱，在節(jié)點(diǎn)“D”處總是輸出“0”。

故意引入的偏移電壓值可以通過(guò)不對(duì)稱元件晶體管(N4,N5,N6)的柵極上的控制電壓電平進(jìn)行調(diào)節(jié)，也可以通過(guò)調(diào)節(jié)這些晶體管的寬度和長(zhǎng)度進(jìn)行調(diào)節(jié)。

例如，偏移電壓可設(shè)置在50mv，而信號(hào)電壓差可以達(dá)到100mv或更高，這取決于位線電容量與單元電容量的比值。如果信號(hào)電壓和參考電壓相同，偏移電壓將決定感測(cè)操作的結(jié)果，并且隨著偏移極性改變?cè)趦纱尾僮髦凶x出兩個(gè)相反的數(shù)據(jù)“1”和“0”。否則，100mv電壓差將超馳越過(guò)偏移并且如果存儲(chǔ)單元存儲(chǔ)“VDD”或“0”就分別讀出“11”或“00”數(shù)據(jù)。

圖3B的時(shí)序圖表示的是A和B的切換。C可以被設(shè)置為VDD或其他電壓電平，用于調(diào)節(jié)偏移電壓。

圖3C列出對(duì)應(yīng)于三種儲(chǔ)存電壓的情形下的來(lái)自讀取操作的三個(gè)不同數(shù)據(jù)。

圖4A是設(shè)計(jì)ASA的另一種實(shí)施例，與對(duì)信號(hào)A和B使用完全邏輯VDD或0電壓不同的是，該ASA對(duì)信號(hào)A和B直接使用具有不同驅(qū)動(dòng)電鍍的模擬電壓。圖4B表示的是信號(hào)A、B和字線WL的時(shí)序圖。

A和B的一個(gè)示例是它們的電壓從VDD開始，這樣BLT和BLR晶體管一開始是未接通狀態(tài)。當(dāng)選定的字線WL升高到某一閾值電壓以上時(shí)，A和B開始放電。然而，為了使偏移電壓向BLT側(cè)傾斜，A的放電強(qiáng)度和速度要強(qiáng)于B。根據(jù)圖3C第一感測(cè)表格，感測(cè)結(jié)果會(huì)偏向于BLT側(cè)和輸出數(shù)據(jù)。第一感測(cè)之后，ASA的節(jié)點(diǎn)D和DB重置至VDD電平。當(dāng)字線電壓升高至VCCP電平時(shí)，節(jié)點(diǎn)A和B開始放電。然而，此時(shí)，B節(jié)點(diǎn)具有比A節(jié)點(diǎn)更強(qiáng)和更快的放電。根據(jù)圖3C第二感測(cè)表格，感測(cè)結(jié)果將有利于BLR側(cè)和輸出數(shù)據(jù)。

通過(guò)在A和B的節(jié)點(diǎn)上施加不同和可控制的模擬電壓，常規(guī)靈敏放大器可以變成具有內(nèi)置偏移電壓和可切換的正或負(fù)極性的不對(duì)稱靈敏放大器?？刂艫和B的不對(duì)稱元件可以被多個(gè)靈敏放大器共享，并有效地形成多個(gè)不對(duì)稱靈敏放大器。而且每個(gè)存儲(chǔ)器陣列可以包含各自的不對(duì)稱元件，特定存儲(chǔ)器陣列數(shù)據(jù)操作的偏移電壓是可以調(diào)節(jié)的。

圖5表示的是帶有多個(gè)不對(duì)稱元件的多個(gè)陣列。例如，元件500可設(shè)置帶有dV1偏移電壓，元件501則設(shè)置為帶有dV2偏移電壓。通過(guò)使用不同尺寸的晶體管以及對(duì)這些不對(duì)稱元件晶體管進(jìn)行不同的金屬連接，可以設(shè)置不同的偏移電壓。

圖6A、圖6B以及圖6C為三種不同電壓讀出實(shí)例的時(shí)序圖。

圖6A表示存儲(chǔ)單元存儲(chǔ)VDD/2電壓的實(shí)例，在時(shí)間點(diǎn)1-2期間，YSELn激活，LIO/LIOB將節(jié)點(diǎn)D和DB預(yù)充電至VDD電壓電平。在時(shí)間點(diǎn)3，控制信號(hào)“A”激活，拉力向BLT側(cè)傾斜。由于BLT和BLR的電壓同為VDD/2電平，BLT將有更大拉力，D會(huì)保持在“VDD”，DB會(huì)被放電至“vss”。在時(shí)間點(diǎn)4-5期間，YSELn接通以從D向LIO輸出數(shù)據(jù)。在時(shí)間點(diǎn)5-6期間，D和DB通過(guò)LIO和LIOB被預(yù)充電至VDD電平。在時(shí)間點(diǎn)7，控制信號(hào)B激活，拉力向BLR側(cè)傾斜，由于BLT和BLR電壓相同，當(dāng)B接通時(shí)，BLR會(huì)有更大的拉力強(qiáng)度，DB會(huì)保持在“VDD”，D將被放電至“vss”。在時(shí)間點(diǎn)8-9，YSELn接通以從D向LIO輸出數(shù)據(jù)。在這兩步感測(cè)操作中，“VDD/2”實(shí)例分別讀出“1”和“0”數(shù)據(jù)。

圖6B表示的是存儲(chǔ)單元儲(chǔ)存VDD電壓的實(shí)例，在時(shí)間點(diǎn)1-2，YSELn接通，并且LIO/LIOB對(duì)D和DB預(yù)充電至VDD電平。在時(shí)間點(diǎn)3，控制信號(hào)“A”接通，拉力向BLT側(cè)傾斜。由于BLT的電壓高于(～100mv)處于VDD/2的BLR的參考電壓，并且當(dāng)信號(hào)A接通時(shí)BLT有更強(qiáng)的拉力，D會(huì)保持“VDD”電壓，并且DB將會(huì)被放電至“VSS”。在時(shí)間點(diǎn)4-5，YSELn接通以從D向LIO輸出數(shù)據(jù)。在時(shí)間點(diǎn)5-6，D和DB通過(guò)LIO和LIOB被預(yù)先充電至VDD電平。在時(shí)間點(diǎn)7，控制信號(hào)B接通以使拉力向BLR側(cè)傾斜，因?yàn)锽LT的電壓高于(～100mv)BLR參考電壓。盡管B的接通使得ASA有了一個(gè)負(fù)的偏移電壓，BLT減去BLR的電壓差仍然可以抵消該偏移電壓，并且D將會(huì)保持在“VDD”電壓，DB則被放電至“vss”。在時(shí)間點(diǎn)8-9，YSELn接通以從D向LIO輸出數(shù)據(jù)。在這兩個(gè)連續(xù)感測(cè)操作中，“VDD”實(shí)例分別讀出數(shù)據(jù)“1”和“1”。

圖6C為存儲(chǔ)單元存儲(chǔ)“0”電壓的實(shí)例。BLT電壓低于(～100mv)在VDD/2電平處的BLR參考電壓。在兩次相同的感測(cè)操作中，“0”實(shí)例分別讀出“0”和“0”數(shù)據(jù)。

動(dòng)態(tài)存儲(chǔ)單元在電容器上存儲(chǔ)模擬電壓，電容器會(huì)有存儲(chǔ)電荷泄漏。同樣在讀出操作中，當(dāng)與位線電容器共享時(shí)，電荷也會(huì)被損壞。對(duì)于DRAM單元，為了保持單元電容器上的電荷，需要周期性的刷新和讀取恢復(fù)電路。

圖7A的方框圖表示的是存儲(chǔ)單元與ASA之間的互連件。假設(shè)BLT側(cè)用于訪問(wèn)存儲(chǔ)單元，BLR側(cè)用于參考位線。

在TLC-DRAM的設(shè)計(jì)中，位線被預(yù)先充電至VDD/2。對(duì)于存儲(chǔ)VDD/2的單元，位線電壓與單元電壓之間沒(méi)有區(qū)別，單元電容器將保持在VDD/2電壓電平。因此沒(méi)有必要回寫VDD/2電壓。

對(duì)于存儲(chǔ)“0”的單元，第一個(gè)讀出的數(shù)據(jù)是“D＝0或DB＝1”。節(jié)點(diǎn)DB可以用于將位線放電至“0”，并寫回“0”到訪問(wèn)的存儲(chǔ)單元。圖7B為用于“0”存儲(chǔ)實(shí)例的回寫電路。在第一次感測(cè)操作期間，DIS信號(hào)將被激活，并且如果DB＝1，BLT會(huì)被放電至接地，電壓“0”則被回寫至存儲(chǔ)單元。DIS信號(hào)在第一次感測(cè)后被關(guān)閉，然而位線已經(jīng)放電至接地。圖7D是在第一次感測(cè)操作中關(guān)于信號(hào)“A”的DIS控制信號(hào)時(shí)間的時(shí)序圖。

對(duì)于存儲(chǔ)“VDD”的單元，第一感測(cè)數(shù)據(jù)是“D＝1或DB＝0”。當(dāng)DB＝0時(shí)，放電電路關(guān)閉。第二感測(cè)數(shù)據(jù)是“D＝1或DB＝0”，圖7C為用于“VDD”存儲(chǔ)實(shí)例的寫回電路。在第二感測(cè)期間，CHRn信號(hào)將被激活，并且如果DB＝0，BLT將會(huì)被充電至VDD并被寫回至存儲(chǔ)單元。圖7D還具有CHRn控制信號(hào)關(guān)于在第二次感測(cè)操作中的B信號(hào)的時(shí)間的時(shí)序圖。

圖7E為三種實(shí)例感測(cè)數(shù)據(jù)結(jié)果的表格，但僅使用節(jié)點(diǎn)DB作為一個(gè)例子。

圖8的模擬時(shí)序圖表示的是儲(chǔ)存三種不同電壓的例子中三個(gè)位線的電壓電平。字線電壓時(shí)序也在波形圖中顯示出。所有三個(gè)位線始于VDD/2電壓。當(dāng)字線電壓上升，首先產(chǎn)生對(duì)于“0”電壓實(shí)例的位線電壓。在第一感測(cè)時(shí)間，由于位線電壓“0”低于參考電壓(VDD/2)，D＝0，DB＝1，該“0”實(shí)例的位線放電至“vss”。在第二感測(cè)時(shí)間，“VDD”實(shí)例的位線電壓高于參考電壓，D＝1，DB＝0，該“VDD”實(shí)例的位線被充電至VDD電壓。

對(duì)于“VDD/2”位線實(shí)例，放電和充電回寫電路都將關(guān)閉，位線會(huì)保持在VDD/2電壓電平。

雖然在前面的例子中使用BLT作為信號(hào)位線并且直接連接到存儲(chǔ)單元，但是實(shí)際上采用傳輸門來(lái)切換BLT/BLR和相應(yīng)的存儲(chǔ)陣列之間的連接。圖9A的方框圖表示的是使用四個(gè)晶體管將BLT和BLR連接到相應(yīng)的位線對(duì)。當(dāng)EQ0接通時(shí)，BL0連接到BLT，BL1連接到BLR。當(dāng)EQ1接通時(shí)，BL0連接到BLR，BL1連接到BLT。圖7B表示的是一個(gè)VDD/2預(yù)充電電路，該電路對(duì)BLT預(yù)充電至VDD/2電壓。該VDD/2電平可以在位線之間被共享。

在TLC_DRAM的其他實(shí)施方案之一中，還可行的是使用兩個(gè)SA用于一對(duì)位線感測(cè)且在一次感測(cè)操作中讀出數(shù)據(jù)。圖10的方框圖表示的是兩個(gè)ASA和位線對(duì)之間的連接關(guān)系。兩個(gè)SA具有不同的下拉連接。對(duì)于SA#1，BLT連接到MA側(cè)；對(duì)于SA#2，BLR連接到MA側(cè)。MA側(cè)的下拉力強(qiáng)于MB側(cè)。在感測(cè)操作期間，當(dāng)不對(duì)稱元件中的信號(hào)A接通時(shí)，兩個(gè)SA將一起操作，不過(guò)SA#1向BLT側(cè)傾斜，SA#2向BLR側(cè)傾斜。如果單元電壓是“0”或“VDD”，那么BLT和BLR之間的電壓差將抵消偏移電壓的影響，并且從這兩個(gè)SA讀出“0”“0”和“1”“1”。如果單元電壓是“VDD/2”，BLT和BLR電壓將相同，并且因此偏移電壓極性則發(fā)揮作用，從這兩個(gè)SA上讀出“1”和“0”。

對(duì)同一個(gè)位線對(duì)使用兩個(gè)靈敏放大器會(huì)增加SA架空電路，但是會(huì)加快(讀取)速度，原因在于不需要重置SA并且也不需要做兩步感測(cè)操作。

圖11的方框圖表示的是使用一個(gè)不對(duì)稱元件來(lái)支持多個(gè)常規(guī)靈敏放大器，這樣所有的靈敏放大器可看作是不對(duì)稱靈敏放大器(ASA)。

盡管ASA使用帶有可切換偏移電壓的差分型靈敏放大器，仍然可以自然擴(kuò)展應(yīng)用到鎖存型靈敏放大器中。圖12A描述了一個(gè)具有常規(guī)靈敏放大器的ASA，并且該ASA將源側(cè)連接到兩個(gè)可切換的信號(hào)A和B。如圖12B所示，A和B從VDD/2電壓開始。BLT和BLR通過(guò)傳輸晶體管連接到D和DB節(jié)點(diǎn)。對(duì)于“VDD/2”存儲(chǔ)的實(shí)例，當(dāng)感測(cè)操作開始，節(jié)點(diǎn)A將比節(jié)點(diǎn)B更快放電，這樣節(jié)點(diǎn)D將決定感測(cè)結(jié)果；當(dāng)?shù)诙袦y(cè)操作開始，節(jié)點(diǎn)B將比節(jié)點(diǎn)A更快放電，這樣節(jié)點(diǎn)DB將決定感測(cè)結(jié)果。在儲(chǔ)存單元的電壓為“0”和“VDD”的實(shí)例中，信號(hào)電壓會(huì)抵消偏移電壓，分別讀出“00”和“11”。

雖然在前面的例子中將不對(duì)稱元件連接到NFETs源側(cè)，并改變靈敏放大器的偏移電壓，由此仍然可以推斷出，PFET側(cè)同樣可以連接不對(duì)稱元件，并對(duì)常規(guī)靈敏放大器產(chǎn)生可切換偏移電壓。

圖13是使用一個(gè)ASA來(lái)感測(cè)一個(gè)位線對(duì)的流程圖。讀出第一感測(cè)數(shù)據(jù)，切換偏移電壓極性，并且讀出第二感測(cè)數(shù)據(jù)。

圖14是同時(shí)使用兩個(gè)ASA在一次感測(cè)操作中直接感測(cè)來(lái)自兩個(gè)ASA的數(shù)據(jù)的流程圖。

盡管本文通過(guò)具體元件的互連的實(shí)施例和各種實(shí)施方案對(duì)本發(fā)明TLC-DRAM進(jìn)行了描述，但是也設(shè)想了對(duì)這些實(shí)施方案可能的變型。電路變型在電路設(shè)計(jì)領(lǐng)域是常見(jiàn)的。因此，隨附的權(quán)利要求范圍不應(yīng)限于以上描述。