發(fā)明構(gòu)思總體上涉及半導體存儲器裝置，并且更具體地，涉及包括可減小芯片尺寸的行解碼器電路的存儲器裝置。

背景技術(shù)：

1、近來，隨著信息和通信裝置的多功能化，需要具有更大容量和更高集成度的存儲器裝置。隨著為了高集成度而減小存儲器單元的尺寸，包括在存儲器裝置中的用于存儲器裝置的操作和電連接的操作電路和/或布線結(jié)構(gòu)正在變得更復雜。存在對以提高的集成度具有優(yōu)異的電特性的存儲器裝置的需求。為了提高存儲器裝置的存儲容量和集成度，代替形成在半導體基底上的平面溝道晶體管，正在引入垂直地形成在半導體基底上的垂直溝道晶體管。

2、存儲器裝置（例如，動態(tài)隨機存取存儲器（dram）包括多個存儲器單元，每個存儲器單元包括垂直溝道晶體管和電容器，并且以通過使用存儲在電容器中的電荷來寫入和讀取數(shù)據(jù)的方式進行操作。存儲器單元連接到字線和位線。在dram中，當執(zhí)行讀取操作或刷新操作時，行解碼器對行地址進行解碼以選擇與行地址對應的字線，并將高電壓（例如，圖8a的vpp）的字線驅(qū)動電壓施加到選擇的字線，并且感測放大器可感測來自連接到選擇的字線的存儲器單元的位線之中的與列地址對應的位線的電壓電平。

3、dram可具有包括在垂直方向上彼此疊置的單元陣列結(jié)構(gòu)和核心外圍電路結(jié)構(gòu)的外圍上單元（cop）結(jié)構(gòu)。單元陣列結(jié)構(gòu)可包括存儲器單元陣列，存儲器單元陣列包括多個存儲器單元，多個存儲器單元中的每個包括垂直溝道晶體管和電容器，并且核心外圍電路結(jié)構(gòu)可包括外圍電路，外圍電路包括行解碼器和感測放大器。隨著存儲器工藝的收縮，由核心外圍電路區(qū)域占據(jù)的面積相對于由存儲器單元陣列區(qū)域占據(jù)的面積的比率增加。因此，具有cop結(jié)構(gòu)的dram的芯片尺寸主要取決于由核心外圍電路區(qū)域占據(jù)的面積。

4、為了減小dram的芯片尺寸，需要減小由核心外圍電路區(qū)域占據(jù)的面積。當由行解碼器占據(jù)的面積減小時，可有益于減小dram的芯片尺寸。

技術(shù)實現(xiàn)思路

1、如在發(fā)明構(gòu)思的一個或多個實施例中體現(xiàn)的，發(fā)明構(gòu)思提供包括與多個存儲器單元相關聯(lián)的行解碼器電路的存儲器裝置，所述多個存儲器單元包括垂直溝道晶體管并且被配置為減小存儲器裝置的芯片尺寸。

2、根據(jù)發(fā)明構(gòu)思的一個方面，提供了一種存儲器裝置，所述存儲器裝置包括：多個存儲器塊，包括多條字線；以及行解碼器，連接到所述多個存儲器塊中的每個的所述多條字線，其中，行解碼器包括：主字線驅(qū)動器電路，公共連接到所述多個存儲器塊，并且被配置為基于行地址信號生成第一主字線驅(qū)動信號、第二主字線驅(qū)動信號和子字線驅(qū)動信號；以及子字線驅(qū)動器電路，連接到所述多個存儲器塊中的每個，并且被配置為使用nor邏輯電路激活來自所述多條字線之中的一條字線，第一主字線驅(qū)動信號、第二主字線驅(qū)動信號和子字線驅(qū)動信號連接到nor邏輯電路。

3、根據(jù)發(fā)明構(gòu)思的另一方面，提供了一種存儲器裝置，所述存儲器裝置包括：核心外圍電路結(jié)構(gòu)，包括第一接合金屬墊；以及單元陣列結(jié)構(gòu)，在垂直方向上在核心外圍電路結(jié)構(gòu)的上方與核心外圍電路結(jié)構(gòu)疊置，并且包括與第一接合金屬墊接觸的第二接合金屬墊，其中，單元陣列結(jié)構(gòu)包括存儲器單元區(qū)域，存儲器單元區(qū)域具有多個存儲器塊，所述多個存儲器塊包括多條字線，其中，所述多條字線中的每條分別接觸第一接合金屬墊和第二接合金屬墊，核心外圍電路結(jié)構(gòu)包括：行解碼器，連接到所述多個存儲器塊中的每個的所述多條字線，并且行解碼器包括：主字線驅(qū)動器電路，被配置為基于行地址信號生成第一主字線驅(qū)動信號、第二主字線驅(qū)動信號和子字線驅(qū)動信號；以及子字線驅(qū)動器電路，被配置為使用nor邏輯電路激活來自所述多條字線之中的一條字線，第一主字線驅(qū)動信號、第二主字線驅(qū)動信號和子字線驅(qū)動信號連接到nor邏輯電路。

4、根據(jù)發(fā)明構(gòu)思的另一方面，提供了一種存儲器裝置，所述存儲器裝置包括：核心外圍電路結(jié)構(gòu)，包括第一接合金屬墊；以及單元陣列結(jié)構(gòu)，在垂直方向上在核心外圍電路的上方與核心外圍電路結(jié)構(gòu)疊置并且包括與第一接合金屬墊接觸的第二接合金屬墊，其中，單元陣列結(jié)構(gòu)包括存儲器單元區(qū)域，存儲器單元區(qū)域具有多個存儲器塊，所述多個存儲器塊包括多條字線，其中，所述多條字線中的每條分別接觸第一接合金屬墊和第二接合金屬墊；核心外圍電路結(jié)構(gòu)包括：行解碼器，連接到所述多個存儲器塊中的每個的所述多條字線；行解碼器包括：子字線驅(qū)動器電路，被配置為激活來自所述多條字線之中的一條字線，并且連接到所述多條字線中的每條的子字線驅(qū)動器電路設置于在垂直方向上與第一接合金屬墊疊置的區(qū)域中。

技術(shù)特征：

1.一種存儲器裝置，包括：

2.根據(jù)權(quán)利要求1所述的存儲器裝置，其中，主字線驅(qū)動器電路包括：

3.根據(jù)權(quán)利要求2所述的存儲器裝置，其中，子字線驅(qū)動器電路包括：

4.根據(jù)權(quán)利要求2所述的存儲器裝置，其中，第一主字線驅(qū)動信號生成電路包括：與非邏輯電路，被配置為對來自所述多個行地址信號之中的較高有效位組的信號的所述子集進行解碼，輸入解碼后的多個行地址信號中的每個，并且輸出所述多個第一主字線驅(qū)動信號中的每個，并且其中，與非邏輯電路被配置為選擇性地連接到所述存儲器裝置的比電源電壓高的電壓的線和接地電壓的線。

5.根據(jù)權(quán)利要求2所述的存儲器裝置，其中，第二主字線驅(qū)動信號生成電路包括：與非邏輯電路，被配置為對來自所述多個行地址信號之中的較高有效位組的所述剩余信號進行解碼，輸入解碼后的多個行地址信號中的每個，并且輸出所述多個第二主字線驅(qū)動信號中的每個，并且其中，與非邏輯電路被配置為選擇性地連接到所述存儲器裝置的比電源電壓高的電壓的線和接地電壓的線。

6.根據(jù)權(quán)利要求2所述的存儲器裝置，其中，第一子字線驅(qū)動信號生成電路包括：與非邏輯電路，被配置為對來自所述多個行地址信號之中的較低有效位組的信號進行解碼，輸入解碼后的多個行地址信號中的每個，并且輸出所述多個第一子字線驅(qū)動信號中的每個，并且其中，與非邏輯電路被配置為選擇性地連接到所述存儲器裝置的比電源電壓高的電壓的線和接地電壓的線。

7.根據(jù)權(quán)利要求2所述的存儲器裝置，其中，第二子字線驅(qū)動信號生成電路包括：與非邏輯電路，被配置為對來自所述多個行地址信號之中的較低有效位組的信號進行解碼，輸入解碼后的多個行地址信號中的每個，并且輸出所述多個第二子字線驅(qū)動信號中的每個，并且其中，與非邏輯電路被配置為選擇性地連接到所述存儲器裝置的比電源電壓高的電壓的線和接地電壓的線。

8.一種存儲器裝置，包括：

9.根據(jù)權(quán)利要求8所述的存儲器裝置，其中，主字線驅(qū)動器電路公共電連接到所述多個存儲器塊。

10.根據(jù)權(quán)利要求8所述的存儲器裝置，其中，主字線驅(qū)動器電路包括：

11.根據(jù)權(quán)利要求8所述的存儲器裝置，其中，子字線驅(qū)動器電路電連接到所述多個存儲器塊中的每個。

12.根據(jù)權(quán)利要求11所述的存儲器裝置，其中，子字線驅(qū)動器電路包括：

13.根據(jù)權(quán)利要求8所述的存儲器裝置，其中，存儲器單元區(qū)域包括多條位線，所述多條位線在與第一水平方向相交并且平行于核心外圍電路結(jié)構(gòu)的上表面的第二水平方向上延伸，并且所述存儲器裝置還包括多個單元結(jié)構(gòu)，所述多個單元結(jié)構(gòu)包括分別在所述多條位線上的多個垂直溝道晶體管結(jié)構(gòu)和分別電連接到所述多個垂直溝道晶體管結(jié)構(gòu)的多個電容器結(jié)構(gòu)。

14.根據(jù)權(quán)利要求13所述的存儲器裝置，其中，存儲器單元區(qū)域包括：屏蔽位線，在所述多條位線之間和下方。

15.一種存儲器裝置，包括：

16.根據(jù)權(quán)利要求15所述的存儲器裝置，其中，行解碼器還包括：

17.根據(jù)權(quán)利要求16所述的存儲器裝置，其中，主字線驅(qū)動器電路包括：

18.根據(jù)權(quán)利要求17所述的存儲器裝置，其中，子字線驅(qū)動器電路包括：

19.根據(jù)權(quán)利要求15所述的存儲器裝置，其中，存儲器單元區(qū)域包括多條位線，所述多條位線在與第一水平方向相交的第二水平方向上延伸，并且所述存儲器裝置包括多個單元結(jié)構(gòu)，所述多個單元結(jié)構(gòu)包括分別在所述多條位線上的多個垂直溝道晶體管結(jié)構(gòu)和分別電連接到所述多個垂直溝道晶體管結(jié)構(gòu)的多個電容器結(jié)構(gòu)。

20.根據(jù)權(quán)利要求19所述的存儲器裝置，其中，存儲器單元區(qū)域包括：屏蔽位線，在所述多條位線之間和下方。

技術(shù)總結(jié)
公開了一種存儲器裝置。所述存儲器裝置包括連接到多個存儲器塊中的每個的多條字線的行解碼器。行解碼器包括：主字線驅(qū)動器電路，公共連接到所述多個存儲器塊，并且被配置為基于行地址信號生成第一主字線驅(qū)動信號、第二主字線驅(qū)動信號和子字線驅(qū)動信號；以及子字線驅(qū)動器電路，連接到所述多個存儲器塊中的每個，并且被配置為使用NOR邏輯電路激活來自所述多條字線之中的一條字線，第一主字線驅(qū)動信號、第二主字線驅(qū)動信號和子字線驅(qū)動信號連接到NOR邏輯電路。

技術(shù)研發(fā)人員：鄭尚勛,李昌永,任政燉
受保護的技術(shù)使用者：三星電子株式會社
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/19