專利名稱：半導體裝置的制作方法
技術領域：
本說明書記載的實施方式涉及半導體裝置。
背景技術：
近年來，除了大電流、高耐壓的開關電源的市場以外，在以筆記本型個人電腦為代表的移動體通信設備等的節(jié)能用開關電源的市場中，功率MOSFET的需求也變高。功率MOSFET在電源等的AC - DC轉換器中用于同步整流用途。在該情況下，要求80 250V程度的耐壓，并且要求低導通電阻化、以及降低開關損失。此處，作為使功率MOSFET的導通電阻降低的技術，已知溝槽MOS構造的M0SFET。該溝槽MOS構造的MOSFET在成為溝道區(qū)域的半導體層中以規(guī)定的間隔具有多個溝槽。在該溝槽的內壁，形成成為柵極絕緣膜的絕緣膜，隔著該絕緣膜，成為柵電極的導電膜被埋入溝槽內。通過使該溝槽的寬度、溝槽間的半導體層的寬度變得微小，能夠提高元件內部中的溝道密度。在減小MOSFET的導通電阻的情況下，必須與設置了上述那樣的溝槽MOS構造的元件區(qū)域一起確保與其鄰接的終端區(qū)域的耐壓。

發(fā)明內容
以下記載的實施方式提供一種能夠提高耐壓并降低導通電阻的半導體裝置。本發(fā)明的一個實施方式的半導體裝置具備作為MOSFET而發(fā)揮功能的第I區(qū)域、和與第I區(qū)域鄰接的第2區(qū)域。第I區(qū)域具備=MOSFET的漏電極；第I導電類型的半導體基板，與漏電極電連接并且具有第I雜質濃度；第I導電類型的第I半導體層，形成在半導體基板上，具有比第I雜質濃度小的第2雜質濃度；第I導電類型的第2半導體層，形成于第I半導體層的表面，具有比第I雜質濃度小并且比第2雜質濃度大的第3雜質濃度；從第2半導體層的上表面?zhèn)刃纬傻亩鄠€第I溝槽；第2導電類型的第3半導體層，形成于第2半導體層的表面，并與第I溝槽鄰接;第I導電類型的第4半導體層，形成于第3半導體層的表面，并與第I溝槽鄰接;第I絕緣層，沿著第I溝槽的內壁而形成；柵電極層，設置在第I絕緣層中，隔著第I絕緣層而與第3半導體層相對，作為MOSFET的柵電極而發(fā)揮功能；溝槽源電極層，形成為隔著第I絕緣層而填埋第I溝槽；以及MOSFET的源電極，與第4半導體層相接，并且與溝槽源電極層電連接，第2區(qū)域具有半導體基板；第I半導體層；以在第I半導體層的上表面延長的方式形成的第I絕緣層；以及以在第I絕緣層的上表面延長的方式形成的源電極。第2區(qū)域的第I半導體層具有第2雜質濃度。


圖1是第I比較例的半導體裝置的截面圖。圖2是示出第I比較例的半導體裝置的雜質濃度的曲線圖。圖3是第2比較例的半導體裝置的截面圖。圖4是示出第2比較例的半導體裝置的雜質濃度的曲線圖。圖5是第I實施方式的半導體裝置的截面圖。圖6是示出第I實施方式的半導體裝置的雜質濃度的曲線圖。圖7是第2實施方式的半導體裝置的截面圖。圖8是示出第2實施方式的半導體裝置的雜質濃度的曲線圖。
(符號說明)11 :漏電極；12 n+型半導體基板；13 n 一型外延層；14 :溝槽；15 p型基礎層；16 n+型源極層；17 p+型接觸層；18 :絕緣層；19 :柵電極層；20 :溝槽源電極層；21 :源電極；22 :p—型擴散層。
具體實施例方式以下，參照附圖，說明實施方式的半導體裝置。首先，在說明第I比較例以及第2比較例的半導體裝置的概要結構之后，說明實施方式的半導體裝置。[第I比較例]參照圖1，說明第I比較例的半導體裝置。如圖1的(a)以及圖1的(b)所示，第I比較例的半導體裝置具有作為MOSFET而發(fā)揮功能的單元部、以及在單元部的外周部設置的終端部。首先，說明單元部。如圖1的(b)所示，單元部具有漏電極ll、n+型半導體基板12、n—型外延層13、以及在X方向上以規(guī)定的間隔設置的多個溝槽14。n+型半導體基板12設置在漏電極11上，并與漏電極11電連接。n+型半導體基板12例如具有I X 102°[atoms/cm3]程度的雜質濃度。n —型外延層13形成在n+型半導體基板12上。n —型外延層13具有比n+型半導體基板12小的例如IX IO15[atoms/cm3]程度的雜質濃度。溝槽14分別從n —型外延層13的上表面?zhèn)认虻酌鎮(zhèn)仍赮方向上延伸。另外，如圖1的(b)所示，單元部具有p型基礎層15、n+型源極層16、以及p+型接觸層17。p型基礎層15與溝槽14鄰接，形成在n —型外延層13上。p型基礎層15例如具有IX IO16 IX IO17[atoms/cm3]程度的雜質濃度。p型基礎層15作為MOSFET的溝道而發(fā)揮功能。n+型源極層16與溝槽14鄰接，形成在p型基礎層15上。n+型源極層16例如具有IX 102°[atoms/cm3]程度的雜質濃度。p+型接觸層17形成在p型基礎層15上。P+型接觸層17在溝槽14之間與n+型源極層16鄰接。p+型接觸層17具有比p型基礎層15大的例如I X 102°[atoms/cm3]程度的雜質濃度。另外，如圖1的(b)所示，單元部具有絕緣層18、柵電極層19、溝槽源電極層20、以及源電極21。例如，以氧化硅(SiO2)為材料，沿著各溝槽14的內壁而形成絕緣層18。柵電極層19設置在絕緣層18中，隔著絕緣層18而與p型基礎層15的側面相接。柵電極層19作為MOSFET的柵極而發(fā)揮功能。柵電極層19例如由多晶硅構成。溝槽源電極層20形成為隔著絕緣層18而填埋各溝槽14。溝槽源電極層20的上表面被絕緣層18覆蓋。溝槽源電極層20例如由多晶硅構成。源電極21與n+型源極層16的上表面以及p+型接觸層17的上表面相接。源電極21與溝槽源電極層20電連接(圖示省略)。即，溝槽源電極層20成為與源電極21相同的電位。由此，電場集中被緩和而提高了單元部的耐壓。接下來，說明終端部。如圖1的(a)所示，終端部具有從單元部延伸的漏電極11、n+型半導體基板12、以及n —型外延層13。另外,在終端部中，在處于最外側的p型基礎層15F上，未形成n+型源極層16。另外，在終端部中處于最外側的溝槽14F的外側，未設置柵電極層19。溝槽14內的絕緣層18形成為在終端部的n —型外延層13上延長。另外，形成為源電極21在該絕緣層18上延長。圖2是示出圖1所示的第I比較例的終端部以及單元部中的沿著A— A’線以及B — B’線的n型雜質濃度的曲線圖。圖2的縱軸表示雜質濃度，橫軸表示圖1所示的Y方向的位置。如圖2所示，終端部以及單元部的n+型半導體基板12例如具有I X IO20[atoms/ cm3]程度的n型雜質濃度，n —型外延層13例如具有IX IO15 [atoms/cm3]程度的n型雜質濃度。另外，表示終端部以及單元部的n型雜質濃度的雜質濃度曲線成為大致相同的形狀。作為在將該半導體裝置用作開關元件時所要求的性能之一，有雪崩耐量。通過以使終端部的耐壓大于單元部的耐壓的方式進行構造設計，從而改善該雪崩耐量。在第I比較例中，為了提高終端部的耐壓，需要減小n—型外延層13的濃度，但在該情況下導通電阻上升，所以半導體裝置的性能降低。[第2比較例]接下來，參照圖3，說明第2比較例的半導體裝置。如圖3的(a)以及圖3的(b)所示，第2比較例的半導體裝置也具有作為MOSFET而發(fā)揮功能的單元部、以及在單元部的外周部設置的終端部。另外，在圖3所示的第2比較例中，對具有與第I比較例相同的結構的部位，附加同一符號而省略重復的說明。第2比較例的半導體裝置與第I比較例不同的點在于，將單元部以及終端部的n 一型外延層13設置為高濃度n —型外延層13A和低濃度n —型外延層13B的2層構造。低濃度n—型外延層13B與第I比較例的n—型外延層13同樣地，例如具有I X IO15[atoms/cm3]程度的雜質濃度。另外，高濃度n —型外延層13A具有比低濃度n —型外延層13B大的例如I X IO16[atoms/cm3]程度的雜質濃度。高濃度n —型外延層13A被設置成到達至比溝槽14的底面還靠下。該雜質濃度不同的高濃度n —型外延層13A和低濃度n —型外延層13B能夠通過在n+型半導體基板12上以不同的條件反復進行外延生長、或者變更n型雜質的注入的條件等而形成。能夠通過該高濃度n —型外延層13A和低濃度n —型外延層13B來降低導通電阻。圖4是示出圖3所示的第2比較例的終端部以及單元部中的沿著A — A’線以及B — B’線的n型雜質濃度的曲線圖。圖4的縱軸表示雜質濃度，橫軸表示圖3所示的Y方向的位置。如圖4所示，終端部以及單元部的n+型半導體基板12例如具有l(wèi)X102°[atoms/cm3]程度的n型雜質濃度。低濃度n —型外延層13B例如具有I X IO15 [atoms/cm3]程度的n型雜質濃度，高濃度n —型外延層13A例如具有I X IO16 [atoms/cm3]程度的n型雜質濃度。另外，表示終端部以及單元部的n型雜質濃度的雜質濃度曲線成為大致相同的形狀。在第2比較例的半導體裝置中，n 一型外延層13被分成高濃度n —型外延層13A和低濃度n —型外延層13B這2層。因此，直至溝槽14正下方為止形成高濃度n —型外延層13A，導通電阻被降低。但是，在該構造中，由于場板(field plate)效果相比于單元部更小，所以終端部的耐壓小于單元部的耐壓，存在雪崩耐量降低這樣的問題。鑒于這樣的比較例的半導體裝置的問題，第I實施方式的半導體裝置采用以下所示那樣的結構。[第I實施方式]參照圖5，說明第I實施方式的半導體裝置。如圖5的(a)以及圖5的(b)所示，第I實施方式的半導體裝置也具有作為MOSFET而發(fā)揮功能的單元部、以及在單元部的外周部設置的終端部。另外，在圖5所示的第I實施方式中，對具有與第I以及第2比較例相同的結構的部位，附加同一符號而省略重復的說明。在第I實施方式的半導體裝置中，單元部的n —型外延層13被設置為高濃度n — 型外延層13A和低濃度n—型外延層13B的2層構造。此處，與第2比較例不同的點在于，第I實施方式的半導體裝置在終端部中未設置高濃度n —型外延層13A和低濃度n —型外延層13B的2層構造，而僅設置了 I層的n —型外延層13。低濃度n—型外延層13B與第2比較例的n—型外延層13B同樣地，例如具有I X IO15[atoms/cm3]程度的雜質濃度。另外，高濃度n —型外延層13A具有比低濃度n —型外延層13B大的例如I X IO16 [atoms/cm3]程度的雜質濃度。圖6是示出圖5所示的第I實施方式的終端部以及單元部中的沿著A— A’線以及B — B’線的n型雜質濃度的曲線圖。圖6的縱軸表不雜質濃度,橫軸表不圖5所不的Y方向的位置。如圖6所示，終端部以及單元部的n+型半導體基板12例如具有I X IO20 [atoms/cm3]程度的n型雜質濃度。單元部的低濃度n—型外延層13B例如具有I X IO15 [atoms/cm3]程度的n型雜質濃度，高濃度n —型外延層13A例如具有I X IO16 [atoms/cm3]程度的n型雜質濃度。另外，終端部的n —型外延層13例如具有I X 1015[atoms/cm3]程度的n型雜質濃度。[效果]在第I實施方式的半導體裝置中，單元部的n —型外延層13被分成高濃度n —型外延層13A和低濃度n —型外延層13B這2層。因此，直至單元部的溝槽14正下方為止形成高濃度n —型外延層13A，導通電阻被降低。另一方面，在終端部中未形成高濃度n —型外延層13A。因此，終端部的耐壓不會小于單元部的耐壓，能夠防止雪崩耐量降低。另外，關于單元部的高濃度n—型外延層13A的雜質濃度，只要能夠降低導通電阻即可，例如能夠在IX IO15 IX IO17[atoms/cm3]的范圍內任意地設定。另外，關于單元部的低濃度n —型外延層13B、終端部的n —型外延層13的雜質濃度，只要能夠改善雪崩耐量即可，例如能夠在I X IO14 I X 1016[atoms/cm3]的范圍內任意地設定。[第2實施方式]接下來，參照圖7，說明第2實施方式。如圖7的(a)以及圖7的(b)所示，第2實施方式的半導體裝置也具有作為MOSFET而發(fā)揮功能的單元部、以及在單元部的外周部設置的終端部。另外，在圖7所示的第2實施方式中，對具有與第I以及第2比較例相同的結構的部位，附加同一符號而省略重復的說明。如圖7所示，在第2實施方式中，僅終端部的結構與第I實施方式不同。在第2實施方式中，在處于終端部的最外側的溝槽14F的外側設置了 p —型擴散層22。p —型擴散層22形成在n —型外延層13上，例如具有I X IO15 I X IO16 [atoms/cm3]程度的雜質濃度。能夠通過追加離子注入以及退火等工序來形成P —型擴散層22。圖8是示出圖7所示的第2實施方式的終端部以及單元部中的沿著A — A’線以及B — B’線的n型雜質濃度的曲線圖。圖8的縱軸表示雜質濃度，橫軸表示圖7所示的Y方向的位置。如圖8所示，終端部以及單元部的n+型半導體基板12例如具有I X IO20 [atoms/cm3]程度的n型雜質濃度。單元部的低濃度n—型外延層13B例如具有I X IO15 [atoms/cm3]程度的n型雜質濃度，高濃度n —型外延層13A例如具有I X IO16 [atoms/cm3]程度的n型雜質濃度。在本實施方式的半導體裝置中，在終端部的n —型外延層13上設置有p —型擴散層22。此處，用虛線表示終端部的n型雜質濃度的曲線以及p型雜質濃度的曲線，用實線表 示有效的雜質濃度曲線。終端部的n —型外延層13例如具有I X IO15[atoms/cm3]程度的n型雜質濃度，p —型擴散層22例如具有I X IO15 I X 1016[atoms/cm3]程度的p型雜質濃度。在該情況下，在P —型擴散層22中，電荷相抵而成為低濃度的p —型層，或者p —型擴散層22的一部分被耗盡而成為I層。p —型擴散層22的p型雜質濃度被設定成p —型擴散層22內的有效的n型雜質濃度成為IX IO13 IX IO15[atoms/cm3]的范圍內。[效果]在第2實施方式的半導體裝置中，單元部的n —型外延層13也被分成高濃度n —型外延層13A和低濃度n —型外延層13B這2層。因此，直至單元部的溝槽14正下方為止形成高濃度n —型外延層13A，導通電阻被降低。另一方面，在終端部中，在n —型外延層13上形成有p —型擴散層22。因此，相比于第I實施方式，終端部的耐壓進一步提高，能夠改善雪崩耐量。[其他]雖然說明了本發(fā)明的幾個實施方式，但這些實施方式僅為例示，而并非限定發(fā)明的范圍。這些新的實施方式能夠以其他的各種方式來實施，能夠在不脫離發(fā)明的精神的范圍內進行各種省略、置換、變更。這些實施方式及其變形包含在發(fā)明的范圍和精神中，并且包含在權利要求書記載的發(fā)明及其均等的范圍中。
權利要求
1.一種半導體裝置，其特征在于，具備作為MOSFET而發(fā)揮功能的第I區(qū)域、和與所述第I區(qū)域鄰接的第2區(qū)域，所述第I區(qū)域具備所述MOSFET的漏電極；第I導電類型的半導體基板，與所述漏電極電連接并且具有第I雜質濃度；第I導電類型的第I半導體層，形成在所述半導體基板上，具有比所述第I雜質濃度小的第2雜質濃度；第I導電類型的第2半導體層，形成于所述第I半導體層的表面，具有比所述第I雜質濃度小并且比所述第2雜質濃度大的第3雜質濃度；從所述第2半導體層的上表面?zhèn)刃纬傻亩鄠€第I溝槽；第2導電類型的第3半導體層，形成于所述第2半導體層的表面，并與所述第I溝槽鄰接；第I導電類型的第4半導體層，形成于所述第3半導體層的表面，并與所述第I溝槽鄰接;第I絕緣層，沿著所述第I溝槽的內壁而形成；柵電極層，設置在所述第I絕緣層中，隔著所述第I絕緣層而與所述第3半導體層相對，作為所述MOSFET的柵電極而發(fā)揮功能；溝槽源電極層，形成為隔著所述第I絕緣層而填埋所述第I溝槽；以及所述MOSFET的源電極，與所述第4半導體層相接，并且與所述溝槽源電極層電連接， 所述第2區(qū)域具有所述半導體基板；所述第I半導體層；以在所述第I半導體層的上表面延長的方式形成的所述第I絕緣層；以及以在所述第I絕緣層的上表面延長的方式形成的所述源電極，所述第2區(qū)域的所述第I半導體層具有所述第2雜質濃度。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于，還具備在位于所述第2區(qū)域的所述第I半導體層的表面形成的第2導電類型的擴散層。
3.根據(jù)權利要求2所述的半導體裝置，其特征在于，所述擴散層的第2導電類型的雜質濃度被設定成使所述擴散層內的有效的第I導電類型的雜質濃度成為IXlO13 ~ I X IO15 [atoms/cm3]的范圍內。
4.根據(jù)權利要求1 3中的任意一項所述的半導體裝置，其特征在于，所述第2雜質濃度被設定在IXlO14 I X IO16 [atoms/cm3]的范圍內，所述第3雜質濃度被設定在I X IO15 I X 1017[atoms/cm3]的范圍內。
5.根據(jù)權利要求1 3中的任意一項所述的半導體裝置，其特征在于，所述第2半導體層被設置成到達至所述第I溝槽的底面之下，所述溝槽形成為在所述第2半導體層內延伸。
全文摘要
提供一種半導體裝置，能提高耐壓并降低導通電阻。一個實施方式的半導體裝置具備第1區(qū)域和第2區(qū)域。第1區(qū)域具備MOSFET的漏電極；半導體基板，具有第1雜質濃度；第1半導體層，具有比第1雜質濃度小的第2雜質濃度；第2半導體層，形成于第1半導體層的表面，具有比第1雜質濃度小且比第2雜質濃度大的第3雜質濃度；多個第1溝槽；第3半導體層，與第1溝槽鄰接；第4半導體層，與第1溝槽鄰接；柵電極層，作為MOSFET的柵電極發(fā)揮功能；和MOSFET的源電極，與第4半導體層相接。第2區(qū)域具備半導體基板；第1半導體層，具有第2雜質濃度；第1絕緣層，形成于第1半導體層的上表面；和源電極，形成于第1絕緣層的上表面。
文檔編號H01L29/78GK103022130SQ20121031512
公開日2013年4月3日 申請日期2012年8月30日 優(yōu)先權日2011年9月20日
發(fā)明者松岡長, 一關健太郎, 早瀬茂昭, 佐藤信幸 申請人:株式會社東芝