高電壓保護(hù)裝置和方法
【專利摘要】一種高電壓保護(hù)裝置和方法包括第一和第二開關(guān)。第一開關(guān)用于響應(yīng)于具有第一值的第一控制信號將第一節(jié)點(diǎn)連接至第二節(jié)點(diǎn)，并且用于響應(yīng)于具有第二值的第一控制信號對這些節(jié)點(diǎn)斷開連接。第二開關(guān)用于響應(yīng)于具有第一值的第二控制信號將第一節(jié)點(diǎn)連接至第三節(jié)點(diǎn)，并且用于響應(yīng)于具有第二值的第二控制信號對這些節(jié)點(diǎn)斷開連接。負(fù)載連接在第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間。連接至第一節(jié)點(diǎn)的檢測電路被配置成生成指示在第一節(jié)點(diǎn)處的電壓是否超過閾值的信號。第一模塊和第二模塊被配置成，響應(yīng)于指示在第一節(jié)點(diǎn)處的電壓超過閾值的信號，將第一控制信號和第二控制信號設(shè)置為第二值。
【專利說明】高電壓保護(hù)裝置和方法
[0001]相關(guān)申請的交叉參考
[0002]本申請要求來自于2013年3月12日提交的共同未決臨時(shí)申請序列號N0.61/777，166的在35U.S.C.§ 119(e)下的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種高電壓保護(hù)裝置和方法。

【背景技術(shù)】
[0004]在多種電路環(huán)境和應(yīng)用中，電路組件被設(shè)計(jì)成在沒有特定電壓范圍(例如，特定安全操作區(qū)域或S0A)內(nèi)的持續(xù)損害的情況下操作。當(dāng)寬電壓擺動在電路中的一個(gè)位置處被期望或可能時(shí)，如果電路中的多個(gè)位置處的組件不受保護(hù)，它們可能受損害。例如，-60V和+60V之間的電壓范圍可能損害晶體管，諸如，具有約5V的相對低氧化物擊穿電壓的橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)晶體管。用于解決這樣的電壓擺動問題的一些方法使用利用高電壓絕緣體上硅(HV SOI)制造處理制造的體二極管，通過這樣的體二極管防止泄漏，或者使用特別設(shè)計(jì)的高電壓隔離二極管。


【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種裝置，包括:第一開關(guān)，用于響應(yīng)于具有第一值的第一控制信號，將第一節(jié)點(diǎn)連接至第二節(jié)點(diǎn)，并且用于響應(yīng)于具有第二值的所述第一控制信號，將所述第一節(jié)點(diǎn)與所述第二節(jié)點(diǎn)斷開；第二開關(guān)，用于響應(yīng)于具有所述第一值的第二控制信號，將所述第一節(jié)點(diǎn)連接至所述第三節(jié)點(diǎn)，并且用于響應(yīng)于具有所述第二值的所述第二控制信號，將所述第一節(jié)點(diǎn)與所述第三節(jié)點(diǎn)斷開，其中，負(fù)載連接在所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之間；連接至所述第一節(jié)點(diǎn)的高電壓檢測電路，其中，所述高電壓檢測電路被配置成生成標(biāo)識出所述第一節(jié)點(diǎn)處的電壓是否超過預(yù)定閾值的檢測信號；以及第一模塊和第二模塊，被配置成響應(yīng)于標(biāo)識出所述第一節(jié)點(diǎn)處的電壓超過所述預(yù)定閾值的所述檢測信號，分別將所述第一控制信號和所述第二控制信號設(shè)置為所述第二值。
[0006]在所述裝置中:所述第一開關(guān)和所述第二開關(guān)分別是第一 PMOS晶體管和第二PMOS晶體管；所述第一 PMOS晶體管的源極和所述第二 PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)；所述第一 PMOS晶體管的漏極連接至所述第二節(jié)點(diǎn)；所述第二 PMOS晶體管的漏極連接至所述第三節(jié)點(diǎn)；并且所述第一 PMOS晶體管的柵極和所述第二 PMOS晶體管的柵極被連接為分別接收所述第一控制信號和所述第二控制信號。
[0007]在所述裝置中:所述第一模塊包括第一 NMOS晶體管，所述第一NMOS晶體管的漏極連接至所述第一 PMOS晶體管的柵極；并且所述第二模塊包括第二 NMOS晶體管，所述第二NMOS晶體管的漏極連接至所述第二 PMOS晶體管的柵極。
[0008]在所述裝置中:所述第一模塊進(jìn)一步包括第三PMOS晶體管，所述第三PMOS晶體管的柵極連接至所述第一 PMOS晶體管的柵極，所述第三PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，并且所述第三PMOS晶體管的漏極連接至所述第一NMOS晶體管的漏極；并且所述第二模塊進(jìn)一步包括第四PMOS晶體管，所述第四PMOS晶體管的柵極連接至所述第二 PMOS晶體管的柵極，所述第四PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，并且所述第四PMOS晶體管的漏極連接至所述第二 NMOS晶體管的漏極。
[0009]在所述裝置中:所述第一模塊進(jìn)一步包括:第一邏輯電路，所述第一邏輯電路的輸出節(jié)點(diǎn)連接至所述第一 NMOS晶體管的柵極，其中，所述第一邏輯電路被配置成響應(yīng)于具有第一值的輸入信號和標(biāo)識出所述第一節(jié)點(diǎn)處的電壓不超過所述預(yù)定閾值的所述檢測信號，在所述輸出節(jié)點(diǎn)處提供邏輯高電壓值；并且所述第二模塊進(jìn)一步包括:第二邏輯電路，所述第二邏輯電路的輸出節(jié)點(diǎn)連接至所述第二 NMOS晶體管的柵極，其中，所述第二邏輯電路被配置成響應(yīng)于具有第二值的輸入信號和標(biāo)識出所述第一節(jié)點(diǎn)處的所述電壓不超過所述預(yù)定閾值的所述檢測信號，在所述輸出節(jié)點(diǎn)處提供邏輯高電壓值。
[0010]在所述裝置中，所述高電壓檢測電路包括:連接在所述第一節(jié)點(diǎn)和第四節(jié)點(diǎn)之間的電阻器；連接在所述第四節(jié)點(diǎn)和第五節(jié)點(diǎn)之間的器件，其中，所述器件被配置成當(dāng)所述第四節(jié)點(diǎn)至所述第五節(jié)點(diǎn)的電壓差大于第一電壓時(shí)導(dǎo)通；一個(gè)或多個(gè)二極管，用于將電流從所述第五節(jié)點(diǎn)單向傳導(dǎo)至接地節(jié)點(diǎn)，其中，所述一個(gè)或多個(gè)二極管不包括所述器件；以及反相器，用于使所述第五節(jié)點(diǎn)的邏輯電壓值反相。
[0011]在所述裝置中，進(jìn)一步包括:第一單向傳導(dǎo)器件，連接在正電源節(jié)點(diǎn)和所述第一節(jié)點(diǎn)之間，以允許電流從所述正電源節(jié)點(diǎn)流到所述第一節(jié)點(diǎn)；第二單向傳導(dǎo)器件，連接在所述第二節(jié)點(diǎn)和第四節(jié)點(diǎn)之間，以允許電流從所述第二節(jié)點(diǎn)流到所述第四節(jié)點(diǎn)；以及第三單向傳導(dǎo)器件，連接在所述第三節(jié)點(diǎn)和第五節(jié)點(diǎn)之間，以允許電流從所述第三節(jié)點(diǎn)流到所述第五節(jié)點(diǎn)。
[0012]在所述裝置中，所述第一開關(guān)和所述第二開關(guān)分別是第一 PMOS晶體管和第二PMOS晶體管，所述裝置進(jìn)一步包括:第三PMOS晶體管，所述第三PMOS晶體管的柵極連接至所述第二 PMOS晶體管的柵極，所述第三PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)；第四PMOS晶體管，所述第四PMOS晶體管的柵極連接至所述第一 PMOS晶體管的柵極，所述第四PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)；第一 NMOS晶體管，所述第一 NMOS晶體管的柵極連接至所述第三PMOS晶體管的漏極，所述第一NMOS晶體管的漏極連接至所述第四節(jié)點(diǎn)；以及第二 NMOS晶體管，所述第二 NMOS晶體管的柵極連接至所述第四PMOS晶體管的漏極，所述第二 NMOS晶體管的漏極連接至所述第五節(jié)點(diǎn)。
[0013]根據(jù)本發(fā)明的另一方面，提供了一種裝置，包括:第一單向傳導(dǎo)器件，連接在正電源節(jié)點(diǎn)和第一節(jié)點(diǎn)之間，以允許電流從所述正電源節(jié)點(diǎn)流到所述第一節(jié)點(diǎn)；第一開關(guān)，用于將所述第一節(jié)點(diǎn)選擇性地連接至第二節(jié)點(diǎn)；第二開關(guān)，用于將所述第一節(jié)點(diǎn)選擇性地連接至第三節(jié)點(diǎn)，其中，負(fù)載連接在所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之間；第二單向傳導(dǎo)器件，連接在所述第二節(jié)點(diǎn)和第四節(jié)點(diǎn)之間，以允許電流從所述第二節(jié)點(diǎn)流到所述第四節(jié)點(diǎn)；第三單向傳導(dǎo)器件，連接在所述第三節(jié)點(diǎn)和第五節(jié)點(diǎn)之間，以允許電流從所述第三節(jié)點(diǎn)流到所述第五節(jié)點(diǎn)；第三開關(guān)，用于將所述第四節(jié)點(diǎn)選擇性地連接至接地節(jié)點(diǎn)；第四開關(guān)，用于將所述第五節(jié)點(diǎn)選擇性地連接至所述接地節(jié)點(diǎn)；以及控制電路，被配置成響應(yīng)于所述第一節(jié)點(diǎn)處超過預(yù)定閾值的電壓，將所述第一開關(guān)和所述第二開關(guān)中閉合的開關(guān)斷開。
[0014]在所述裝置中，所述裝置被配置成，當(dāng)輸入信號具有第一值時(shí)，在第一方向上傳導(dǎo)電流經(jīng)過所述負(fù)載，并且當(dāng)所述輸入信號具有第二值時(shí)，在第二方向上傳導(dǎo)電流經(jīng)過所述負(fù)載。
[0015]在所述裝置中，所述第一開關(guān)是第一PMOS晶體管，所述第一PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，所述第一 PMOS晶體管的漏極連接至所述第二節(jié)點(diǎn)；所述第二開關(guān)是第二 PMOS晶體管，所述第二 PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，所述第二 PMOS晶體管的漏極連接至所述第三節(jié)點(diǎn)；所述第三開關(guān)是第一 NMOS晶體管，所述第一 NMOS晶體管的漏極連接至所述第四節(jié)點(diǎn)，第一 NMOS晶體管的源極連接至所述接地節(jié)點(diǎn)；以及所述第四開關(guān)是第二 NMOS晶體管，所述第二 NMOS晶體管的漏極連接至所述第五節(jié)點(diǎn)，所述第二 NMOS晶體管的源極連接至所述接地節(jié)點(diǎn)。
[0016]在所述裝置中，所述控制電路包括連接至所述第一節(jié)點(diǎn)的高電壓檢測電路，其中，所述高電壓檢測電路被配置成生成標(biāo)識出所述第一節(jié)點(diǎn)處的電壓是否超過所述預(yù)定閾值的檢測信號。
[0017]在所述裝置中，所述第一開關(guān)和所述第二開關(guān)分別是第一 PMOS晶體管和第二PMOS晶體管，所述第三開關(guān)和所述第四開關(guān)分別是第一NMOS晶體管和第二NMOS晶體管，并且所述控制電路進(jìn)一步包括:第三NMOS晶體管，所述第三NMOS晶體管的漏極連接至所述第一PMOS晶體管的柵極；以及第四NMOS晶體管，所述第四NMOS晶體管的漏極連接至所述第二PMOS晶體管的柵極。
[0018]在所述裝置中，所述控制電路進(jìn)一步包括:第三PMOS晶體管，所述第三PMOS晶體管的柵極連接至所述第一 PMOS晶體管的柵極，所述第三PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，所述第三PMOS晶體管的漏極連接至所述第三NMOS晶體管的漏極；以及第四PMOS晶體管，所述第四PMOS晶體管的柵極連接至所述第二 PMOS晶體管的柵極，所述第四PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，所述第四PMOS晶體管的漏極連接至所述第四NMOS晶體管的漏極。
[0019]在所述裝置中，所述控制電路進(jìn)一步包括:第一邏輯電路，所述第一邏輯電路的輸出端連接至所述第三NMOS晶體管的柵極，其中，所述第一邏輯電路被配置成，響應(yīng)于具有第一值的輸入信號和標(biāo)識出所述第一節(jié)點(diǎn)處的電壓不超過所述預(yù)定閾值的所述檢測信號，在所述第一邏輯電路的所述輸出端提供邏輯高電壓值；以及第二邏輯電路，所述第二邏輯電路的輸出端連接至所述第四NMOS晶體管的柵極，其中，所述第二邏輯電路被配置成，響應(yīng)于具有第二值的所述輸入信號和標(biāo)識出所述第一節(jié)點(diǎn)處的電壓不超過所述預(yù)定閾值的所述檢測信號，在所述第二邏輯電路的所述輸出端提供邏輯高電壓值。
[0020]在所述裝置中，所述高電壓檢測電路包括:連接在所述第一節(jié)點(diǎn)和第六節(jié)點(diǎn)之間的電阻器；連接在所述第六節(jié)點(diǎn)和第七節(jié)點(diǎn)之間的器件，其中，所述器件被配置成當(dāng)所述第六節(jié)點(diǎn)與所述第七節(jié)點(diǎn)的電壓差大于第一電壓時(shí)導(dǎo)通；一個(gè)或多個(gè)二極管，用于將電流從所述第七節(jié)點(diǎn)單向傳導(dǎo)至所述接地節(jié)點(diǎn)，其中，所述一個(gè)或多個(gè)二極管不包括齊納二極管；以及反相器，用于使所述第七節(jié)點(diǎn)的邏輯電壓值反相。
[0021]在所述裝置中，所述第一開關(guān)和所述第二開關(guān)分別是第一 PMOS晶體管和第二PMOS晶體管，并且所述第三開關(guān)和所述第四開關(guān)分別是第一 NMOS晶體管和第二 NMOS晶體管，所述裝置進(jìn)一步包括:第三PMOS晶體管，所述第三PMOS晶體管的柵極連接至所述第二PMOS晶體管的柵極，所述第三PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，所述第三PMOS晶體管的漏極連接至所述第一 NMOS晶體管的柵極；第四PMOS晶體管，所述第四PMOS晶體管的柵極連接至所述第一 PMOS晶體管的柵極，所述第四PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，所述第四PMOS晶體管的漏極連接至所述第二 NMOS晶體管的柵極。
[0022]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:通過第一開關(guān)將第一節(jié)點(diǎn)選擇性地連接至第二節(jié)點(diǎn)，其中，當(dāng)滿足預(yù)定條件時(shí)，響應(yīng)于具有預(yù)定輸入值的輸入信號，閉合所述第一開關(guān)；通過第二開關(guān)將所述第一節(jié)點(diǎn)選擇性地連接至第三節(jié)點(diǎn)，其中，當(dāng)滿足所述預(yù)定條件時(shí)，響應(yīng)于不具有所述預(yù)定輸入值的輸入信號，閉合所述第二開關(guān)；使電流流過連接在所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之間的負(fù)載；檢測所述第一節(jié)點(diǎn)處的電壓是否超過預(yù)定閾值，其中，所述預(yù)定條件是所述第一節(jié)點(diǎn)處的電壓不超過所述預(yù)定閾值；以及如果所述第一節(jié)點(diǎn)處的電壓超過所述預(yù)定閾值，則將閉合的開關(guān)斷開，以禁止電流流過所述負(fù)載。
[0023]在所述方法中，檢測包括:提供連接在所述第一節(jié)點(diǎn)和第四節(jié)點(diǎn)之間的電阻器；響應(yīng)于所述第四節(jié)點(diǎn)與所述第五節(jié)點(diǎn)的電壓差大于第一電壓，通過第一器件將電流從所述第四節(jié)點(diǎn)傳導(dǎo)至第五節(jié)點(diǎn)；通過一個(gè)或多個(gè)二極管將電流從所述第五節(jié)點(diǎn)單向傳導(dǎo)至接地節(jié)點(diǎn)；以及使所述第五節(jié)點(diǎn)的邏輯電壓值反相，以提供標(biāo)識出所述第一節(jié)點(diǎn)處的電壓是否超過所述預(yù)定閾值的檢測信號。
[0024]在所述方法中，進(jìn)一步包括:通過第二器件將電流從正電源節(jié)點(diǎn)單向傳導(dǎo)至所述第一節(jié)點(diǎn)；通過第三器件將電流從所述第二節(jié)點(diǎn)單向傳導(dǎo)至第六節(jié)點(diǎn)；以及通過第四器件將電流從所述第三節(jié)點(diǎn)單向傳導(dǎo)至第七節(jié)點(diǎn)。

【專利附圖】

【附圖說明】
[0025]以下描述將通過參考附圖的元件而變得顯而易見，提供附圖用于說明目的并且不必按比例繪制。
[0026]圖1是根據(jù)本公開的一些實(shí)施例的電路的示意圖。
[0027]圖2是根據(jù)一些實(shí)施例的高電壓檢測電路的示意圖。
[0028]圖3是根據(jù)一些實(shí)施例的工藝流程圖。

【具體實(shí)施方式】
[0029]旨在結(jié)合附圖來閱讀特定示例性實(shí)施例的描述，其將被認(rèn)為是整個(gè)編寫的說明書的一部分。除非另外明確描述，關(guān)于諸如“連接”和“互連”的附著、連接等的術(shù)語是指結(jié)構(gòu)被直接或間接地通過中間結(jié)構(gòu)固定或附著到另一個(gè)結(jié)構(gòu)的關(guān)系、以及可移動或剛性附著或關(guān)系。同樣地，除非另外明確地描述，關(guān)于諸如“連接”、“連接”和“互連”的電連接等的術(shù)語是指結(jié)構(gòu)直接地或間接地通過中間結(jié)構(gòu)與另一個(gè)結(jié)構(gòu)通信的關(guān)系。
[0030]本公開的多種實(shí)施例在不需要高電壓絕緣體上硅(HV SOI)處理或高電壓隔離二極管的情況下，防止電路在寬電壓擺動的事件中受到損害。避免對HV SOI處理的需要是有利的，因?yàn)榭梢允褂脕碜噪p極-CM0S-DM0S (B⑶)處理的器件，從制造觀點(diǎn)看，其可能更容易或更便宜。通過使用高電壓檢測電路和控制電路用于無效特定情況下的電流流動，甚至當(dāng)寬電壓擺動存在于諸如輸出管腳的電路組件處時(shí)，電路組件在一些實(shí)施例中被保護(hù)。例如，多種實(shí)施例可以使用FlexRay汽車網(wǎng)絡(luò)通信協(xié)議，發(fā)送器電路根據(jù)其使用差分信號緩沖器，以將電阻負(fù)載(例如，40至50ohm)驅(qū)動至特定電壓擺動，例如，-1V至+IV。在可靠性測試期間，F(xiàn)lexRay電路可能經(jīng)歷從-60V至+60V的電壓擺動。多種其他電路應(yīng)用和電壓擺動還可以由實(shí)施例處理。與從FlexRay電路中的體二極管的泄漏路徑相關(guān)的問題在多種實(shí)施例中被避免，例如，通過使用阻擋泄漏電流的單向傳導(dǎo)器件。
[0031]圖1是根據(jù)本公開的一些實(shí)施例的電路的示意圖。電路100具有輸入INP和INN以及輸出管腳BP和BM。在一些實(shí)施例中，INN是INP的邏輯補(bǔ)碼(即，經(jīng)過反相的邏輯值)。單向傳導(dǎo)器件D1、D2和D3允許電流在一個(gè)指定方向(例如，從圖1的視圖中的頂部到底部)上流動。在一些實(shí)施例中，器件Dl、D2和D3是二極管或二極管-連接金屬氧化物半導(dǎo)體(MOS)晶體管。器件D3允許電流從電源節(jié)點(diǎn)(如VDD所示)流到節(jié)點(diǎn)101?？梢允潜粚?shí)現(xiàn)為PMOS晶體管的上拉器件的開關(guān)MP3和MP4被配置成分別將節(jié)點(diǎn)選擇性地連接至節(jié)點(diǎn)102和103。負(fù)載連接在節(jié)點(diǎn)102和節(jié)點(diǎn)103之間。雖然本實(shí)例中，電阻器Rl被示出為負(fù)載，但是可以使用多種類型的負(fù)載。器件Dl允許電流從節(jié)點(diǎn)102流到節(jié)點(diǎn)104，并且器件D2允許電流從節(jié)點(diǎn)103流到節(jié)點(diǎn)105。開關(guān)麗I和麗2可以是被實(shí)現(xiàn)為NMOS晶體管的下拉器件。開關(guān)麗I將節(jié)點(diǎn)104選擇性地連接至接地節(jié)點(diǎn)，并且開關(guān)麗2將節(jié)點(diǎn)105選擇性地連接至接地節(jié)點(diǎn)。
[0032]高電壓檢測電路120被配置成生成指示在節(jié)點(diǎn)101處的電壓是否大于預(yù)定閾值的檢測信號HVDET，例如，比20V更高，用于FlexRay應(yīng)用。例如，當(dāng)節(jié)點(diǎn)101處的電壓小于預(yù)定閾值(正常操作條件)時(shí)，檢測電路120可以輸出HVDET= ‘I’(邏輯高值，諸如，VDD=5V)，當(dāng)節(jié)點(diǎn)101處的電壓大于預(yù)定閾值(例如，潛在不安全情況)時(shí)，可以輸出HVDET= ‘0’(邏輯低值，諸如，接地或0V)。以下在圖2的上下文中論述檢測電路120的附加詳情。
[0033]通過考慮多種輸入情況來理解電路100的操作。假設(shè)INP= ‘1’，INN= ‘0’，以及HVDET= ‘I’。然后，AND門140a的輸出是邏輯電壓值‘I’，所以開關(guān)晶體管麗SA被導(dǎo)通(在其源極和漏極端子之間傳導(dǎo)電流)。換句話說，由于INP和HVDET都是‘ I’，導(dǎo)致開關(guān)麗SA被導(dǎo)通。除了 AND門之外的多種類型的邏輯電路可以在多種實(shí)現(xiàn)中使用。通過NMOS晶體管麗5和麗3和電流源150a的電流鏡結(jié)構(gòu)，晶體管麗SA和麗3提供到地的路徑，下拉節(jié)點(diǎn)106處的電壓，從而導(dǎo)通PMOS晶體管MP3。邏輯電路140b的輸出是‘0’，所以開關(guān)晶體管MNSB被斷開(在源極和漏極端子之間不傳導(dǎo))。換句話說，由于INN為‘0’并且HVDET為‘1’，開關(guān)MNSB斷開。從而，為‘I’(由于晶體管MPlB的漏極-柵極連接)并且斷開晶體管MPlB的節(jié)點(diǎn)107處的邏輯電壓值不被下拉。PMOS晶體管MP2A具有連接至節(jié)點(diǎn)107的柵極并且被斷開，并且PMOS晶體管MP4還類似地被斷開。由于該晶體管的漏極-柵極連接，導(dǎo)致麗7的柵極的邏輯電壓值是‘0’，所以NMOS晶體管麗I被斷開。由于節(jié)點(diǎn)106為低，PMOS晶體管MP2B被導(dǎo)通。從而，NMOS晶體管麗2的柵極通過晶體管MP2B被拉高，由此導(dǎo)通晶體管MN2。從而，在該情況下，電流沿著路徑Pl流動。
[0034]假設(shè)INP= ‘O，，INN= ‘I’，并且HVDET= ‘I’。然后，邏輯電路140b的輸出是‘ I ’，并且作為結(jié)果，晶體管麗SB被導(dǎo)通。晶體管麗SB和MN4提供到地的路徑，其下拉節(jié)點(diǎn)107，并且從而導(dǎo)通PMOS晶體管MP4。因?yàn)镮NP= ‘0’，邏輯電路140a的輸出是‘0’，其導(dǎo)致晶體管麗SA被斷開。從而，節(jié)點(diǎn)106不被下拉。因此，PMOS晶體管MP2B和MP3被斷開。因?yàn)镹MOS晶體管MN8的柵極和漏極被接合在一起，晶體管MN8的柵極在邏輯電壓值‘0’處，所以NMOS晶體管麗2被斷開。因?yàn)楣?jié)點(diǎn)107處于邏輯電壓值‘0’，PMOS晶體管MP2A被導(dǎo)通，并且上拉NMOS晶體管麗I的柵極，由此導(dǎo)通晶體管麗I。從而，電流在這種情況下沿著路徑P2流動。
[0035]從而，根據(jù)輸入信號INP，晶體管(MP3、MP4)之一被導(dǎo)通，并且另一個(gè)被斷開，并且隨后電流在一個(gè)方向或另一個(gè)方向上流過電阻器Rl。器件DI和D2阻止在路徑P1、P2的相反方向上泄漏。假設(shè)INP=‘l’，使得晶體管MP3被導(dǎo)通并且電流沿著路徑Pl流動。可能另外導(dǎo)致對電路組件的損害的在輸出管腳BM處的相對高的潛在不安全電壓(例如，高于諸如+20V的預(yù)定閾值)被如下安全地處理。具有連接至節(jié)點(diǎn)101的輸入的高電壓檢測電路120檢測出節(jié)點(diǎn)101處的電壓比預(yù)定閾值高(由于通過晶體管MP3的傳導(dǎo))，并且從而生成其輸出HVDET=‘0’。包括晶體管MPlA和MNSA以及電路140a的模塊130a基于HVDET和輸入信號INP控制節(jié)點(diǎn)106處的電壓。晶體管麗SA在該情況下被斷開，并且不下拉節(jié)點(diǎn)106。先前處于邏輯電壓值‘0’的節(jié)點(diǎn)106的電壓上升并且斷開晶體管MP3。
[0036]類似地，在INP= ‘0’的情況下，使得晶體管MP4被導(dǎo)通，并且電流沿著路徑P2流動，在輸出管腳BP處的相對高電壓(例如，大于+20V的電壓)將導(dǎo)致檢測電路120將信號HVDET= ‘0’提供給模塊130b。隨后，開關(guān)晶體管麗SB被斷開，其導(dǎo)致晶體管MP4將被斷開。從而，在輸入情況下，當(dāng)輸出管腳BP處的電壓在寬電壓范圍(例如，在-60V和+60V之間)之間擺動時(shí)，多種晶體管的柵極-源極電壓值保持在VDD之下，并且從而在安全操作區(qū)域(SOA)中，諸如，O至+5V。
[0037]圖2是根據(jù)一些實(shí)施例的高電壓檢測電路120的示意圖。電阻器R2和器件210串聯(lián)連接。器件210是當(dāng)施加至器件的電壓大于預(yù)定電壓閾值時(shí)被導(dǎo)通(例如，允許電流從節(jié)點(diǎn)201流到節(jié)點(diǎn)202)的器件。器件210被導(dǎo)通的預(yù)定電壓閾值是相對高電壓(例如，比電路100中的NMOS晶體管的導(dǎo)通電壓閾值更高的電壓)并且根據(jù)應(yīng)用規(guī)范被確定。在一些實(shí)施例中，器件210是齊納二極管、二極管串等。例如，在器件210是齊納二極管的實(shí)現(xiàn)中，齊納二極管210的陰極連接至節(jié)點(diǎn)201，并且齊納二極管210的陽極連接至節(jié)點(diǎn)202。一個(gè)或多個(gè)串聯(lián)連接單向傳導(dǎo)器件D4、D5、D6 (例如，二極管或二極管連接MOS晶體管)迫使電流在從節(jié)點(diǎn)202到地的單一方向(例如，在圖2的視圖中，從頂部到底部)上流動?？梢允潜慌渲脼閳D2中所示的CMOS反相器的反相器INV使節(jié)點(diǎn)202的邏輯電壓值反相，以產(chǎn)生輸出信號HVDET。在正常操作期間，當(dāng)節(jié)點(diǎn)101處的電壓小于預(yù)定閾值(例如，約20V)時(shí)，節(jié)點(diǎn)202處于邏輯低電壓，并且HVDET= ‘I’。如果在節(jié)點(diǎn)101處施加充分高電壓，則器件210被導(dǎo)通，以允許電流從節(jié)點(diǎn)201流到節(jié)點(diǎn)202。例如，如果器件210是齊納二極管，當(dāng)在節(jié)點(diǎn)101處施加充分聞電壓時(shí),在齊納二極管210處發(fā)生擊穿,并且反向偏置模式下的相關(guān)擊穿電流迫使節(jié)點(diǎn)202到邏輯電壓值‘I’，其導(dǎo)致HVDET被設(shè)置為‘0’。
[0038]圖3是根據(jù)一些實(shí)施例的工藝流程圖。第一節(jié)點(diǎn)(例如，節(jié)點(diǎn)101)通過第一開關(guān)(例如，開關(guān)MP3)選擇性地連接至(310)第二節(jié)點(diǎn)。當(dāng)滿足第一預(yù)定條件(例如，第一預(yù)定條件可以是節(jié)點(diǎn)101處的電壓不超過預(yù)定閾值，諸如，20V)時(shí)，第一開關(guān)響應(yīng)于具有預(yù)定輸入值(例如，‘I’)的輸入信號(例如，信號INP)被導(dǎo)通。第一節(jié)點(diǎn)通過第二開關(guān)(例如，開關(guān)MP4)選擇性地連接(320)至第三節(jié)點(diǎn)(例如，節(jié)點(diǎn)103)。當(dāng)滿足第一預(yù)定條件時(shí)，第二開關(guān)響應(yīng)于不具有預(yù)定輸入值的輸入信號被導(dǎo)通。跨過在第二和第三節(jié)點(diǎn)之間連接的負(fù)載(例如，電阻器Rl)使能(330)電流流動。處理300包括檢測(340)第一節(jié)點(diǎn)處的電壓是否超過預(yù)定閾值。如果第一節(jié)點(diǎn)處的電壓超過預(yù)定閾值，則開關(guān)中的導(dǎo)通開關(guān)被斷開(350)，以禁止流過負(fù)載的電流。
[0039]在一些實(shí)施例中，裝置包括第一開關(guān)和第二開關(guān)(例如，分別為晶體管MP3和MP4)。第一開關(guān)用于響應(yīng)于具有第一值的第一控制信號(例如，具有邏輯值‘I’的節(jié)點(diǎn)106處的電壓)將第一節(jié)點(diǎn)(例如，節(jié)點(diǎn)101)連接至第二節(jié)點(diǎn)(例如，節(jié)點(diǎn)102)，并且用于響應(yīng)于具有第二值(例如，具有邏輯值‘0’的節(jié)點(diǎn)106處的電壓)的第一控制信號使第一節(jié)點(diǎn)與第二節(jié)點(diǎn)斷開連接。第二開關(guān)被用于響應(yīng)于具有第一值的第二控制信號(例如，節(jié)點(diǎn)107處的電壓)將第一節(jié)點(diǎn)連接至第三節(jié)點(diǎn)(例如，節(jié)點(diǎn)103)，并且用于響應(yīng)于具有第二值的第二控制信號使第一節(jié)點(diǎn)與第三節(jié)點(diǎn)斷開連接。在第二和第三節(jié)點(diǎn)之間連接負(fù)載(例如，電阻器Rl)。裝置包括連接至第一節(jié)點(diǎn)的高電壓檢測電路(例如，檢測電路120)。高電壓檢測電路被配置成生成指示第一節(jié)點(diǎn)處的電壓是否超過預(yù)定閾值的檢測信號(例如，檢測信號HVDET)。裝置包括第一和第二模塊(例如，分別為模塊130a和130b)，被配置成響應(yīng)于指示第一節(jié)點(diǎn)處的電壓超過預(yù)定閾值的檢測信號，將第一和第二控制信號分別設(shè)置為第二值。
[0040]在一些實(shí)施例中，裝置包括第一、第二、以及第三單向傳導(dǎo)器件(例如，分別為器件D3、D1、以及D2)、第一、第二、第三、以及第四開關(guān)(例如，分別為晶體管MP3、MP4、麗1、以及麗2)、以及控制電路(例如，包括檢測電路120和模塊130a和130b的電路)。在正電源節(jié)點(diǎn)(例如，VDD )和第一節(jié)點(diǎn)(例如，節(jié)點(diǎn)1I)之間連接第一單向傳導(dǎo)器件，以允許電流從正電源節(jié)點(diǎn)流到第一節(jié)點(diǎn)。第一開關(guān)用于將第一節(jié)點(diǎn)選擇性地連接至第二節(jié)點(diǎn)(例如，節(jié)點(diǎn)102)，并且第二開關(guān)用于將第一節(jié)點(diǎn)選擇性地連接至第三節(jié)點(diǎn)(例如，節(jié)點(diǎn)103)。在第二和第三節(jié)點(diǎn)之間連接負(fù)載(例如，電阻器R1)。在第二節(jié)點(diǎn)和第四節(jié)點(diǎn)(例如，節(jié)點(diǎn)104)之間連接第二單向傳導(dǎo)器件，以允許電流從第二節(jié)點(diǎn)流到第四節(jié)點(diǎn)。在第三和第五節(jié)點(diǎn)(例如，節(jié)點(diǎn)105)之間連接第三單向傳導(dǎo)器件，以允許電流從第三節(jié)點(diǎn)流到第五節(jié)點(diǎn)。第三開關(guān)用于將第四節(jié)點(diǎn)選擇性地連接至接地節(jié)點(diǎn)，并且第四開關(guān)用于將第五節(jié)點(diǎn)選擇性地連接至接地節(jié)點(diǎn)。控制電路被配置成響應(yīng)于超過預(yù)定值的第一節(jié)點(diǎn)處的電壓，斷開所述第一和第二開關(guān)中的導(dǎo)通開關(guān)。
[0041]在一些實(shí)施例中，方法包括:通過第一開關(guān)(例如，開關(guān)MP3)將第一節(jié)點(diǎn)(例如，節(jié)點(diǎn)101)選擇性地連接至第二節(jié)點(diǎn)(例如,節(jié)點(diǎn)102)。當(dāng)滿足第一預(yù)定條件(例如,第一預(yù)定條件可以是節(jié)點(diǎn)101處的電壓不超過諸如20V的預(yù)定閾值)時(shí)，第一開關(guān)響應(yīng)于具有預(yù)定輸入值(例如，‘I’)的輸入信號(例如，信號INP)被導(dǎo)通。第一節(jié)點(diǎn)通過第二開關(guān)(例如，開關(guān)MP4)被選擇性地連接至第三節(jié)點(diǎn)(例如，節(jié)點(diǎn)103)。當(dāng)滿足第一預(yù)定條件時(shí)，第二開關(guān)響應(yīng)于不具有預(yù)定輸入值的輸入信號被導(dǎo)通。跨過在第二和第三節(jié)點(diǎn)之間連接的負(fù)載(例如，電阻器Rl)使能電流流動。方法包括:檢測第一節(jié)點(diǎn)處的電壓是否超過預(yù)定閾值。如果第一節(jié)點(diǎn)處的電壓超過預(yù)定閾值，則開關(guān)中的導(dǎo)通開關(guān)被斷開，以無效跨過負(fù)載的電流流動。
[0042]雖然在此示出和描述了實(shí)例，但是實(shí)施例仍然不限于所示的詳情，這是因?yàn)槎喾N修改和結(jié)構(gòu)改變可以在權(quán)利要求的等同范圍和精神內(nèi)由本領(lǐng)域普通技術(shù)人員在此作出。
【權(quán)利要求】
1.一種裝置，包括: 第一開關(guān)，用于響應(yīng)于具有第一值的第一控制信號，將第一節(jié)點(diǎn)連接至第二節(jié)點(diǎn)，并且用于響應(yīng)于具有第二值的所述第一控制信號，將所述第一節(jié)點(diǎn)與所述第二節(jié)點(diǎn)斷開； 第二開關(guān)，用于響應(yīng)于具有所述第一值的第二控制信號，將所述第一節(jié)點(diǎn)連接至所述第三節(jié)點(diǎn)，并且用于響應(yīng)于具有所述第二值的所述第二控制信號，將所述第一節(jié)點(diǎn)與所述第三節(jié)點(diǎn)斷開，其中，負(fù)載連接在所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之間； 連接至所述第一節(jié)點(diǎn)的高電壓檢測電路，其中，所述高電壓檢測電路被配置成生成標(biāo)識出所述第一節(jié)點(diǎn)處的電壓是否超過預(yù)定閾值的檢測信號；以及 第一模塊和第二模塊，被配置成響應(yīng)于標(biāo)識出所述第一節(jié)點(diǎn)處的電壓超過所述預(yù)定閾值的所述檢測信號，分別將所述第一控制信號和所述第二控制信號設(shè)置為所述第二值。
2.根據(jù)權(quán)利要求1所述的裝置，其中: 所述第一開關(guān)和所述第二開關(guān)分別是第一 PMOS晶體管和第二 PMOS晶體管； 所述第一 PMOS晶體管的源極和所述第二 PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)； 所述第一 PMOS晶體管的漏極連接至所述第二節(jié)點(diǎn)； 所述第二 PMOS晶體管的漏極連接至所述第三節(jié)點(diǎn)；并且 所述第一 PMOS晶體管的柵極和所述第二 PMOS晶體管的柵極被連接為分別接收所述第一控制信號和所述第二控制信號。
3.根據(jù)權(quán)利要求2所述的裝置，其中: 所述第一模塊包括第一 NMOS晶體管，所述第一 NMOS晶體管的漏極連接至所述第一PMOS晶體管的柵極；并且 所述第二模塊包括第二 NMOS晶體管，所述第二 NMOS晶體管的漏極連接至所述第二PMOS晶體管的柵極。
4.根據(jù)權(quán)利要求3所述的裝置，其中: 所述第一模塊進(jìn)一步包括第三PMOS晶體管，所述第三PMOS晶體管的柵極連接至所述第一 PMOS晶體管的柵極，所述第三PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，并且所述第三PMOS晶體管的漏極連接至所述第一 NMOS晶體管的漏極；并且 所述第二模塊進(jìn)一步包括第四PMOS晶體管，所述第四PMOS晶體管的柵極連接至所述第二PMOS晶體管的柵極，所述第四PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)，并且所述第四PMOS晶體管的漏極連接至所述第二 NMOS晶體管的漏極。
5.根據(jù)權(quán)利要求3所述的裝置，其中: 所述第一模塊進(jìn)一步包括:第一邏輯電路，所述第一邏輯電路的輸出節(jié)點(diǎn)連接至所述第一 NMOS晶體管的柵極，其中，所述第一邏輯電路被配置成響應(yīng)于具有第一值的輸入信號和標(biāo)識出所述第一節(jié)點(diǎn)處的電壓不超過所述預(yù)定閾值的所述檢測信號，在所述輸出節(jié)點(diǎn)處提供邏輯高電壓值；并且 所述第二模塊進(jìn)一步包括:第二邏輯電路，所述第二邏輯電路的輸出節(jié)點(diǎn)連接至所述第二 NMOS晶體管的柵極，其中，所述第二邏輯電路被配置成響應(yīng)于具有第二值的輸入信號和標(biāo)識出所述第一節(jié)點(diǎn)處的所述電壓不超過所述預(yù)定閾值的所述檢測信號，在所述輸出節(jié)點(diǎn)處提供邏輯高電壓值。
6.根據(jù)權(quán)利要求1所述的裝置，其中，所述高電壓檢測電路包括:連接在所述第一節(jié)點(diǎn)和第四節(jié)點(diǎn)之間的電阻器； 連接在所述第四節(jié)點(diǎn)和第五節(jié)點(diǎn)之間的器件，其中，所述器件被配置成當(dāng)所述第四節(jié)點(diǎn)至所述第五節(jié)點(diǎn)的電壓差大于第一電壓時(shí)導(dǎo)通； 一個(gè)或多個(gè)二極管，用于將電流從所述第五節(jié)點(diǎn)單向傳導(dǎo)至接地節(jié)點(diǎn)，其中，所述一個(gè)或多個(gè)二極管不包括所述器件；以及 反相器，用于使所述第五節(jié)點(diǎn)的邏輯電壓值反相。
7.根據(jù)權(quán)利要求1所述的裝置，進(jìn)一步包括: 第一單向傳導(dǎo)器件，連接在正電源節(jié)點(diǎn)和所述第一節(jié)點(diǎn)之間，以允許電流從所述正電源節(jié)點(diǎn)流到所述第一節(jié)點(diǎn)； 第二單向傳導(dǎo)器件，連接在所述第二節(jié)點(diǎn)和第四節(jié)點(diǎn)之間，以允許電流從所述第二節(jié)點(diǎn)流到所述第四節(jié)點(diǎn)；以及 第三單向傳導(dǎo)器件，連接在所述第三節(jié)點(diǎn)和第五節(jié)點(diǎn)之間，以允許電流從所述第三節(jié)點(diǎn)流到所述第五節(jié)點(diǎn)。
8.根據(jù)權(quán)利要求7所述的裝置，其中，所述第一開關(guān)和所述第二開關(guān)分別是第一PMOS晶體管和第二 PMOS晶體管，所述裝置進(jìn)一步包括: 第三PMOS晶體管，所述第三PMOS晶體管的柵極連接至所述第二 PMOS晶體管的柵極，所述第三PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)； 第四PMOS晶體管，所述第四PMOS晶體管的柵極連接至所述第一 PMOS晶體管的柵極，所述第四PMOS晶體管的源極連接至所述第一節(jié)點(diǎn)； 第一 NMOS晶體管，所述第一 NMOS晶體管的柵極連接至所述第三PMOS晶體管的漏極，所述第一 NMOS晶體管的漏極連接至所述第四節(jié)點(diǎn)；以及 第二 NMOS晶體管，所述第二 NMOS晶體管的柵極連接至所述第四PMOS晶體管的漏極，所述第二 NMOS晶體管的漏極連接至所述第五節(jié)點(diǎn)。
9.一種裝置，包括: 第一單向傳導(dǎo)器件，連接在正電源節(jié)點(diǎn)和第一節(jié)點(diǎn)之間，以允許電流從所述正電源節(jié)點(diǎn)流到所述第一節(jié)點(diǎn)； 第一開關(guān)，用于將所述第一節(jié)點(diǎn)選擇性地連接至第二節(jié)點(diǎn)； 第二開關(guān)，用于將所述第一節(jié)點(diǎn)選擇性地連接至第三節(jié)點(diǎn)，其中，負(fù)載連接在所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之間； 第二單向傳導(dǎo)器件，連接在所述第二節(jié)點(diǎn)和第四節(jié)點(diǎn)之間，以允許電流從所述第二節(jié)點(diǎn)流到所述第四節(jié)點(diǎn)； 第三單向傳導(dǎo)器件，連接在所述第三節(jié)點(diǎn)和第五節(jié)點(diǎn)之間，以允許電流從所述第三節(jié)點(diǎn)流到所述第五節(jié)點(diǎn)； 第三開關(guān)，用于將所述第四節(jié)點(diǎn)選擇性地連接至接地節(jié)點(diǎn)； 第四開關(guān)，用于將所述第五節(jié)點(diǎn)選擇性地連接至所述接地節(jié)點(diǎn)；以及控制電路，被配置成響應(yīng)于所述第一節(jié)點(diǎn)處超過預(yù)定閾值的電壓，將所述第一開關(guān)和所述第二開關(guān)中閉合的開關(guān)斷開。
10.一種方法，包括: 通過第一開關(guān)將第一節(jié)點(diǎn)選擇性地連接至第二節(jié)點(diǎn)，其中，當(dāng)滿足預(yù)定條件時(shí)，響應(yīng)于具有預(yù)定輸入值的輸入信號，閉合所述第一開關(guān)； 通過第二開關(guān)將所述第一節(jié)點(diǎn)選擇性地連接至第三節(jié)點(diǎn)，其中，當(dāng)滿足所述預(yù)定條件時(shí)，響應(yīng)于不具有所述預(yù)定輸入值的輸入信號，閉合所述第二開關(guān)； 使電流流過連接在所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之間的負(fù)載； 檢測所述第一節(jié)點(diǎn)處的電壓是否超過預(yù)定閾值，其中，所述預(yù)定條件是所述第一節(jié)點(diǎn)處的電壓不超過所述預(yù)定閾值；以及 如果所 述第一節(jié)點(diǎn)處的電壓超過所述預(yù)定閾值，則將閉合的開關(guān)斷開，以禁止電流流過所述負(fù)載。
【文檔編號】H02H3/20GK104052018SQ201410084265
【公開日】2014年9月17日 申請日期:2014年3月7日 優(yōu)先權(quán)日:2013年3月12日
【發(fā)明者】徐文陽, 李建源 申請人:臺灣積體電路制造股份有限公司