信號(hào)處理的制作方法
【專利摘要】一種電子器件，包括：-延遲線（5），所述延遲線（5）配置成自時(shí)鐘信號(hào)生成擴(kuò)頻時(shí)鐘信號(hào)，在所述擴(kuò)頻時(shí)鐘信號(hào)的每個(gè)周期根據(jù)數(shù)字代碼控制所述擴(kuò)頻時(shí)鐘信號(hào)的定時(shí)抖動(dòng)和周期抖動(dòng)，-振蕩器（6），所述振蕩器（6）配置成利用所述擴(kuò)頻時(shí)鐘信號(hào)來生成處理信號(hào)，和-調(diào)制器（7），所述調(diào)制器（7）配置成根據(jù)信號(hào)調(diào)制所述處理信號(hào)。
【專利說明】信號(hào)處理
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及用于信號(hào)處理的器件和方法。本發(fā)明尤其涉及用于降低電磁噪聲的信號(hào)處理。
【背景技術(shù)】
[0002]在這部分中所描述的方法可被實(shí)行，但不一定是先前已被構(gòu)思或?qū)嵭械姆椒?。因此，除非本文特別說明，對(duì)于本申請(qǐng)中的權(quán)利要求，在這部分中所描述的方法不是現(xiàn)有技術(shù)，且通過在這部分中包含的內(nèi)容，該方法不被確認(rèn)為現(xiàn)有技術(shù)。此外，所有的實(shí)施方式不必意欲解決在這部分中所提出的所有或甚至任何問題。
[0003]可以使用D類音頻驅(qū)動(dòng)器，以便提供具有高效率的高功率音頻輸出信號(hào)，典型地，該效率被包括在80%和90%之間。
[0004]然而，D類功率級(jí)因特定頻率的集中也在無線電頻帶中帶來了許多電磁噪聲。這種電磁噪聲可擾亂環(huán)境系統(tǒng)。
[0005]通過使用具有集中的磁場(chǎng)的螺線管電感濾波器可以降低電磁干擾(EMI )。然而，這種濾波器是昂貴的。
[0006]通過使用擴(kuò)頻時(shí)鐘信號(hào)也可以降低電磁干擾(EMI )，通過鎖相環(huán)或偽隨機(jī)噪聲可以獲得該擴(kuò)頻時(shí)鐘信號(hào)。例如，在US6545533中公開了偽隨機(jī)噪聲的使用。
[0007]然而，已知的系統(tǒng)不允許控制能譜。因此，噪聲被加入到音頻頻帶中，且該噪音降低在大約91dB/96dB的動(dòng)態(tài)范圍。例如，在給定最低限度為103dB的系統(tǒng)的情況下，這可能是主要的問題。
[0008]存在用于降低D類音頻驅(qū)動(dòng)器的電磁噪聲的改進(jìn)的方法和器件的需要。

【發(fā)明內(nèi)容】

[0009]為了解決這些需要，本發(fā)明的第一方面涉及一種電子器件，包括:
[0010]-延遲線，所述延遲線配置成自時(shí)鐘信號(hào)生成擴(kuò)頻時(shí)鐘信號(hào)，在所述擴(kuò)頻時(shí)鐘信號(hào)的每個(gè)周期根據(jù)數(shù)字代碼控制所述擴(kuò)頻時(shí)鐘信號(hào)的定時(shí)抖動(dòng)和周期抖動(dòng)，
[0011 ]-振蕩器，所述振蕩器配置成利用所述擴(kuò)頻時(shí)鐘信號(hào)來生成處理信號(hào)，和
[0012]-調(diào)制器，所述調(diào)制器配置成根據(jù)信號(hào)調(diào)制所述處理信號(hào)。
[0013]這種電子器件的目的在于降低電磁噪聲。
[0014]可以控制定時(shí)抖動(dòng)和周期抖動(dòng)以遵循預(yù)定的分布曲線。該預(yù)定的分布曲線可以為正弦波。
[0015]延遲線包括一組級(jí)聯(lián)的延遲塊，每個(gè)延遲塊包括阻容(RC)電路，根據(jù)數(shù)字代碼的一位，控制每個(gè)延遲塊。
[0016]單位延遲量化可由第一 RC電路的電容器來限定，每個(gè)其他的RC電路的電容器的電容為所述第一 RC電路的電容器的電容的倍數(shù)。
[0017]電子器件還可包括數(shù)字代碼生成器，所述數(shù)字代碼生成器配置成在每個(gè)周期生成數(shù)字代碼，所述數(shù)字代碼生成器包括:
[0018]-計(jì)數(shù)器，所述計(jì)數(shù)器配置成自所述時(shí)鐘信號(hào)生成計(jì)數(shù)器的值，所述計(jì)數(shù)器具有用于生成包括M位的計(jì)數(shù)器的值的M個(gè)輸出，M為整數(shù)，
[0019]-解碼器，所述解碼器配置成接收所述M位的所述計(jì)數(shù)器的值，且根據(jù)所述計(jì)數(shù)器的值，設(shè)定二進(jìn)制變量值，和
[0020]-定序器，所述定序器配置成接收所述二進(jìn)制變量值，且根據(jù)所述二進(jìn)制變量值生成所述數(shù)字代碼。
[0021]計(jì)數(shù)器可包括一組級(jí)聯(lián)的鎖存器，每個(gè)鎖存器的輸出提供所述計(jì)數(shù)器的值的一位。
[0022]音序器可包括一組級(jí)聯(lián)的鎖存器，每個(gè)鎖存器的輸出提供所述數(shù)字代碼的一位。
[0023]本發(fā)明的第二方面涉及一種音頻信號(hào)處理的方法，包括下列步驟:
[0024]-自時(shí)鐘信號(hào)生成擴(kuò)頻時(shí)鐘信號(hào)，在所述擴(kuò)頻時(shí)鐘信號(hào)的每個(gè)周期根據(jù)數(shù)字代碼控制所述擴(kuò)頻時(shí)鐘信號(hào)的定時(shí)抖動(dòng)和周期抖動(dòng)，
[0025]-利用所述擴(kuò)頻時(shí)鐘信號(hào)來生成處理信號(hào)，以及
[0026]-根據(jù)信號(hào)來調(diào)制所述處理信號(hào)。
[0027]可以控制定時(shí)抖動(dòng)和周期抖動(dòng)以遵循預(yù)定的分布曲線。該預(yù)定的分布曲線可以為正弦波。
[0028]該方法可以包括在每個(gè)周期生成數(shù)字代碼的步驟，所述步驟包括下列操作:
[0029]-自所述時(shí)鐘信號(hào)生成計(jì)數(shù)器的值，
[0030]-根據(jù)所述計(jì)數(shù)器的值，設(shè)定二進(jìn)制變量值，以及[0031 ]-根據(jù)所述二進(jìn)制變量值生成所述數(shù)字代碼。
[0032]本發(fā)明的第三方面涉及一種包括計(jì)算機(jī)可讀介質(zhì)的計(jì)算機(jī)程序產(chǎn)品，所述計(jì)算機(jī)可讀介質(zhì)在其上具有包括程序指令的計(jì)算機(jī)程序，當(dāng)通過數(shù)據(jù)處理單元運(yùn)行所述計(jì)算機(jī)程序時(shí)，所述計(jì)算機(jī)程序可加載到所述數(shù)據(jù)處理單元中，并適于使所述數(shù)據(jù)處理單元執(zhí)行根據(jù)第二方面的任一方法的步驟。
【專利附圖】

【附圖說明】
[0033]在附圖所示圖中，通過示例而非限制的方式，來闡明本發(fā)明，其中，相同的附圖標(biāo)記指的是相似的元件，并且其中:
[0034]圖1為根據(jù)本發(fā)明的某些實(shí)施方式的D類音頻驅(qū)動(dòng)器的示意框圖；
[0035]圖2為示出實(shí)施D類音頻驅(qū)動(dòng)器的實(shí)施例的示意圖；
[0036]圖3a和圖3b為示出在連續(xù)的時(shí)間調(diào)制的情況下和在延遲量化5位代碼的情況下的目標(biāo)周期抖動(dòng)和目標(biāo)定時(shí)抖動(dòng)對(duì)比連續(xù)調(diào)制米樣的圖表；
[0037]圖4為示出根據(jù)本發(fā)明的某些實(shí)施方式的音頻信號(hào)處理的方法的步驟的流程圖；以及
[0038]圖5為示出在根據(jù)本發(fā)明的某些實(shí)施方式的方法的步驟期間所產(chǎn)生的信號(hào)的圖表。
【具體實(shí)施方式】[0039]本發(fā)明的實(shí)施方式處理降低電子器件(如，D類音頻驅(qū)動(dòng)器或開關(guān)模式電源器件)的電磁噪聲的問題。
[0040]圖1表示根據(jù)本發(fā)明的某些實(shí)施方式的D類音頻驅(qū)動(dòng)器1，圖2示出實(shí)施D類音頻驅(qū)動(dòng)器I的實(shí)施例。D類音頻驅(qū)動(dòng)器I被連接成在輸入端接收數(shù)字音頻信號(hào)ASd和主時(shí)鐘信號(hào)MCLK。
[0041]D類音頻驅(qū)動(dòng)器I包括數(shù)模轉(zhuǎn)換器(DAC)2、分頻器3、數(shù)字代碼生成器4、可編程延遲線5、振蕩器6和調(diào)制器7。
[0042]DAC2被連接成接收數(shù)字音頻信號(hào)ASd和主時(shí)鐘信號(hào)MCLK。DAC2被配置成利用主時(shí)鐘信號(hào)MCLK來將數(shù)字音頻信號(hào)ASd轉(zhuǎn)換為模擬音頻信號(hào)ASa。
[0043]在某些實(shí)施方式中，由音頻驅(qū)動(dòng)器I所接收到的音頻信號(hào)為模擬信號(hào)，且音頻驅(qū)動(dòng)器I不包括DAC。
[0044]分頻器3被連接成接收主時(shí)鐘信號(hào)MCLK。分頻器3被配置成通過預(yù)定因子N將主時(shí)鐘信號(hào)MCLK分頻，以獲得具有降低的頻率的時(shí)鐘信號(hào)CLK，N為整數(shù)。優(yōu)選N>4。例如N=8。
[0045]數(shù)字代碼生成器4包括計(jì)數(shù)器8、解碼器9、邏輯門塊10和定序器11。
[0046]計(jì)數(shù)器8被連接成接收時(shí)鐘信號(hào)CLK。計(jì)數(shù)器8被配置成在時(shí)鐘信號(hào)CLK的每個(gè)周期生成對(duì)應(yīng)計(jì)數(shù)器的值的M位代碼，M為整數(shù)。
[0047]如圖2所示，計(jì)數(shù)器8可以包括一組級(jí)聯(lián)的鎖存器L1至鎖存器Lk，k=M。例如，鎖存器L1至鎖存器Lk為D鎖存器,一個(gè)鎖存器Li的Q輸出端與下一個(gè)鎖存器Li+1的D輸入端連接，一個(gè)鎖存器Li的T輸出端與下一個(gè)鎖存器Li+1的Tn-1輸入端連接,鎖存器L1至鎖存器Lk的時(shí)鐘輸入端被連接成接收時(shí)鐘信號(hào)CLK。每個(gè)鎖存器L1至鎖存器Lk的Q輸出端提供M位代碼的一位。例如，M=6，于是計(jì)數(shù)器8提供64次計(jì)數(shù)-非計(jì)數(shù)序列，也就是說，對(duì)于周期128*1/CLK，計(jì)數(shù)器的值在O和63之間。
[0048]解碼器9被連接成接收來自計(jì)數(shù)器8的M位代碼。解碼器9被配置成在每次接收M位代碼時(shí)，根據(jù)對(duì)應(yīng)M位代碼的計(jì)數(shù)器的值，設(shè)定二進(jìn)制變量V值。
[0049]例如，解碼器9可以配置成當(dāng)計(jì)數(shù)器的值等于7、10、13、15、17、18、20、21、23、24、26、27、28、29、31、32、33、35、36、37、38、40、41、43、44、46、47、49、51、54 或 57 時(shí)，將變量 V 設(shè)定為“1”，且對(duì)于其他的計(jì)數(shù)器的值，將變量V設(shè)定為“O”。
[0050]邏輯門塊10包括與(AND)邏輯門，該與邏輯門被連接成接收主時(shí)鐘信號(hào)MCLK和含有連續(xù)的變量V值的信號(hào)。當(dāng)主時(shí)鐘信號(hào)MCLK和變量V值等于“I”時(shí)，邏輯門塊10的輸出信號(hào)值等于“1”，在其他情況下，邏輯門塊10的輸出信號(hào)值等于“O”。
[0051]定序器11的輸入端與邏輯門塊10的輸出端連接。定序器11被配置成在邏輯門塊10的輸出信號(hào)的每個(gè)前沿生成對(duì)應(yīng)定序器11的計(jì)數(shù)值的P位代碼，P為整數(shù)。例如，P=6。
[0052]如圖2所示，定序器11可以包括一組級(jí)聯(lián)的鎖存器L’ I至鎖存器L’ y，y=P。例如，鎖存器L’ I至鎖存器L’ySD鎖存器，一個(gè)鎖存器L’ i的Q輸出端通過異或(XOR)邏輯門Gi與下一個(gè)鎖存器L’ i+1的D輸入端連接，一個(gè)鎖存器L’ i的T輸出端與下一個(gè)鎖存器L’ i+1的Tn-1輸入端連接，鎖存器L’ 1至鎖存器L’ k的時(shí)鐘輸入端被連接成接收AND邏輯門10的輸出信號(hào)。每個(gè)XOR邏輯門Gi被連接成接收對(duì)應(yīng)的鎖存器L’ ?的Q輸出信號(hào)和計(jì)數(shù)器8的最后的鎖存器L6的Q輸出信號(hào)。每個(gè)鎖存器L’ I至鎖存器L’ y的Q輸出端提供P位代碼的一位。
[0053]延遲線5被連接成接收P位代碼和時(shí)鐘信號(hào)CLK。延遲線5被配置成利用來自定序器11的連續(xù)的P位代碼，自時(shí)鐘信號(hào)CLK生成擴(kuò)頻時(shí)鐘信號(hào)CLKSPK。因此，延遲線5的目的在于在理想頻率D類調(diào)制和擴(kuò)頻D類調(diào)制之間提供量化的延遲。
[0054]如圖2所示，延遲線5可以包括一組級(jí)聯(lián)的延遲塊，每個(gè)延遲塊包括數(shù)字緩沖阻容(RC)電路，RC電路通過2的單位(unitary)電容數(shù)目次冪來加權(quán)。
[0055]例如,單位延遲量化通過0.2pF的電容來限定,延遲線5包括具有電容為0.2pF的RC電路、具有電容為0.4pF的RC電路、具有電容為0.8pF的RC電路、具有電容為1.6pF的RC電路和具有電容為3.2pF的RC電路。RC電路可以具有相同的電阻，例如，電阻為IOkQ。
[0056]通過這種實(shí)施,單位延遲量化為2納秒(nsec) (R=IO千歐，C=0.2pF)。對(duì)于5位延遲量化，較高的權(quán)重為24X2nsec=32nsec (R=IO千歐，C=3.2pF)。
[0057]可以使用額外的RC電路(R=IO千歐，C=0.1pF),以提供具有Insec延遲量化的額外的位，以便對(duì)于每個(gè)編程的延遲保持占空比在大約50%。因此，三角形D類調(diào)制的兩個(gè)斜坡是相同的。對(duì)于三角形D類調(diào)制，由于Insec的額外的位，頻譜集中為1GHz。在IGHz下，D類調(diào)制的頻率可不被擴(kuò)展。而是，在這個(gè)頻率下，在固定的頻率上存在非常低的能譜，所以不需要擴(kuò)展。
[0058]于是，最大的編程延遲為(25_1) X2nsec=62nsec。
[0059]在給定時(shí)間，根據(jù)當(dāng)前的P位代碼，擴(kuò)頻時(shí)鐘信號(hào)CLKspk可以包括量化的定時(shí)抖動(dòng)和/或量化的周期抖動(dòng)。我們把定時(shí)抖動(dòng)稱之為在擴(kuò)頻時(shí)鐘信號(hào)CLKspk邊緣的時(shí)間和時(shí)鐘信號(hào)CLK邊緣的時(shí)間之間的差異。我們把周期抖動(dòng)稱之為在擴(kuò)頻時(shí)鐘信號(hào)CLKspk的兩個(gè)連續(xù)的周期之間的間隙。定時(shí)抖動(dòng)為周期抖動(dòng)的積分。
[0060]因此，P位代碼目的在于控制抖動(dòng)，尤其是使抖動(dòng)遵循預(yù)定的分布曲線。例如，預(yù)定的分布曲線可以是單音的正弦波。正弦波的使用目的在于保持能量在熟知的域中，以便保持頻譜在D類調(diào)制頻率的周圍。計(jì)數(shù)器的值(對(duì)于該計(jì)數(shù)器的值，變量V必須被設(shè)定為“ I ”)的選擇取決于分布曲線。
[0061]圖3a為示出在連續(xù)的時(shí)間調(diào)制的情況下的可能的目標(biāo)周期抖動(dòng)PJ和可能的目標(biāo)定時(shí)抖動(dòng)TJ對(duì)比連續(xù)調(diào)制采樣的圖表。圖3b為示出在延遲量化5位代碼的情況下的相同的目標(biāo)周期抖動(dòng)PJ’和定時(shí)抖動(dòng)U’對(duì)比連續(xù)調(diào)制采樣的圖表。
[0062]在這個(gè)實(shí)施例中，周期抖動(dòng)振幅大約是1.5nsec,周期抖動(dòng)被計(jì)算為等于A.sin(wt),且w=23i/ (2*2~M), M=6。通過5位量化,對(duì)于連續(xù)周期的周期抖動(dòng)可以等于Onsec、等于+2nsec或等于_2nsec。正弦波的定時(shí)抖動(dòng)振幅大約為62nSec/2=31nSec,定時(shí)抖動(dòng)被計(jì)算為等于A/w.cos (wt),且w=2 π / (2*2~Μ),Μ=6。整數(shù)M限定周期抖動(dòng)振幅和定時(shí)抖動(dòng)振幅之間的比率。
[0063]振蕩器6被連接成接收擴(kuò)頻時(shí)鐘信號(hào)CLKspk,且振蕩器6被配置成利用擴(kuò)頻時(shí)鐘信號(hào)CLKspk來生成擴(kuò)展的處理信號(hào)PS。振蕩器6可以是三角波形振蕩器。三角波形振蕩器6提供具有四個(gè)平衡狀態(tài)的三進(jìn)制調(diào)制(3級(jí))?？蛇x擇地，振蕩器6可以是鋸齒波振蕩器。
[0064]調(diào)制器7被連接成接收擴(kuò)展的處理信號(hào)PS和模擬音頻信號(hào)ASa。調(diào)制器7被配置成根據(jù)音頻信號(hào)ASa來調(diào)制擴(kuò)展的處理信號(hào)PS。
[0065]調(diào)制器7的輸出端與揚(yáng)聲器12連接。[0066]如圖2所示，音頻驅(qū)動(dòng)器I還可包括時(shí)鐘延遲塊13，該時(shí)鐘延遲塊13用于使時(shí)鐘信號(hào)CLK與解碼器9輸出的數(shù)據(jù)同步。
[0067]時(shí)鐘延遲塊13可以包括一組級(jí)聯(lián)的鎖存器L’ ’ ,至鎖存器L’ ’ x，X為整數(shù)。例如，鎖存器L’ ’ !至鎖存器L’ ’ x為D鎖存器，一個(gè)鎖存器L’ ’ i的Q輸出端與下一個(gè)鎖存器L’ ’ i+1的D輸入端連接，第一鎖存器L’ ’ i的D輸入端被連接成接收時(shí)鐘信號(hào)CLK。時(shí)鐘延遲塊13還包括與最后兩個(gè)鎖存器L’ ’ η和鎖存器L’ ’ x的Q輸出端連接的異或非(XNOR)邏輯門14。在圖2的實(shí)施例中，x=6。于是，鎖存器L’’ 5和鎖存器L’’ 6提供用于控制定序器11的同步延遲。
[0068]在這個(gè)實(shí)施例中，AND邏輯門10被連接成接收XNOR邏輯門14的輸出，而非時(shí)鐘信號(hào)CLK。
[0069]圖4表示根據(jù)本發(fā)明的某些實(shí)施方式的音頻信號(hào)處理的方法的步驟。
[0070] 在步驟SI中，DAC2接收數(shù)字音頻信號(hào)ASD，并利用主時(shí)鐘信號(hào)MCLK來將數(shù)字音頻信號(hào)ASd轉(zhuǎn)換為模擬音頻信號(hào)ASa。
[0071]在步驟S2中，分頻器3接收主時(shí)鐘信號(hào)MCLK，并通過預(yù)定因子N將主時(shí)鐘信號(hào)MCLK分頻，來獲得時(shí)鐘信號(hào)CLK。
[0072]然后，時(shí)鐘延遲塊13接收時(shí)鐘信號(hào)CLK，并使該時(shí)鐘信號(hào)CLK延遲，以獲得第一延遲時(shí)鐘信號(hào)CLKm和第二延遲時(shí)鐘信號(hào)CLKd2。
[0073]在圖5中示出了信號(hào)MCLK、CLK、CLKm和CLKd2的示例。
[0074]在步驟S3中，計(jì)數(shù)器8接收時(shí)鐘信號(hào)CLK，并在時(shí)鐘信號(hào)CLK的每個(gè)周期生成對(duì)應(yīng)計(jì)數(shù)器的值的M位代碼。
[0075]在步驟S4中，根據(jù)待遵循的預(yù)定的分布曲線，解碼器9根據(jù)計(jì)數(shù)器的值，設(shè)定變量V值。在每次接收計(jì)數(shù)器的值時(shí)，即在時(shí)鐘信號(hào)CLK的每個(gè)周期，進(jìn)行步驟S4。
[0076]在步驟S5中，定序器11生成對(duì)應(yīng)定序器11的計(jì)數(shù)器的值的P位代碼。在邏輯門塊10的輸出信號(hào)的每個(gè)前沿，進(jìn)行步驟S5。
[0077]在步驟S6中，延遲線5通過利用當(dāng)前的P位代碼，自時(shí)鐘信號(hào)CLK生成擴(kuò)頻時(shí)鐘信號(hào)CLKSPK。在第二延遲時(shí)鐘信號(hào)CLKd2的每個(gè)周期，進(jìn)行步驟S6。
[0078]在步驟S7中，三角波形振蕩器6自擴(kuò)頻時(shí)鐘信號(hào)CLKspk生成擴(kuò)展的處理信號(hào)PS。
[0079]可以與步驟SI并行進(jìn)行步驟S2至步驟S7。
[0080]在步驟S8中，調(diào)制器7根據(jù)模擬音頻信號(hào)ASa調(diào)制擴(kuò)展的處理信號(hào)PS。
[0081]在步驟S9中，被調(diào)制的信號(hào)被發(fā)送至揚(yáng)聲器12。
[0082]這種方法目的在于通過減少的位數(shù)量來量化延遲(定時(shí)抖動(dòng)和周期抖動(dòng))。特別地，可以控制定時(shí)抖動(dòng)和周期抖動(dòng)，以獲得更高的定時(shí)抖動(dòng)和更低的周期抖動(dòng)。
[0083]因此，音頻驅(qū)動(dòng)器I的目的可以在于為了超低的EMI，降低(大約IldB)高頻雜散。而且，音頻驅(qū)動(dòng)器I不影響音頻頻帶中的空閑噪聲，也不影響效率。
[0084]當(dāng)已闡明和描述目前被考慮為本發(fā)明的優(yōu)選實(shí)施方式時(shí)，本領(lǐng)域的技術(shù)人員將理解，可以形成各種其他的變型，且等同物可以被替代，而不脫離本發(fā)明的真正范圍。此外，可以形成許多變型，以適應(yīng)于本發(fā)明的啟示的特定情況，而不脫離在此描述的主要發(fā)明構(gòu)思。此外，本發(fā)明的實(shí)施方式可不包括以上所述特征的全部。因此，目的是本發(fā)明不受限于所公開的特定實(shí)施方式，但本發(fā)明包括落入如上文廣義上限定的本發(fā)明的范圍內(nèi)的所有實(shí)施方式。
[0085]當(dāng)解釋說明書和其相應(yīng)權(quán)利要求時(shí)，詞語如“包含”、“包括”、“并入”、“含有”、“是”
和“具有”將以非排他的方式被理解，即，理解成允許未被明確限定的同樣存在的其他的項(xiàng)或部件考慮進(jìn)去。對(duì)于結(jié)合單數(shù)也同樣理解為結(jié)合復(fù)數(shù)，反之亦然。
[0086]本領(lǐng)域的技術(shù)人員將容易理解，可以修改在本說明書中所公開的各種參數(shù)，并且可以組合所公開的各種實(shí)施方式，而不脫離本發(fā)明的范圍。
【權(quán)利要求】
1.一種電子器件,包括: -延遲線(5)，所述延遲線(5)配置成自時(shí)鐘信號(hào)生成擴(kuò)頻時(shí)鐘信號(hào)，在所述擴(kuò)頻時(shí)鐘信號(hào)的每個(gè)周期根據(jù)數(shù)字代碼控制所述擴(kuò)頻時(shí)鐘信號(hào)的定時(shí)抖動(dòng)和周期抖動(dòng)， -振蕩器(6)，所述振蕩器(6)配置成利用所述擴(kuò)頻時(shí)鐘信號(hào)(CLKspk)來生成處理信號(hào)(PS)，和 -調(diào)制器(7)，所述調(diào)制器(7)配置成根據(jù)信號(hào)(ASa)調(diào)制所述處理信號(hào)(PS)。
2.根據(jù)權(quán)利要求1所述的電子器件，其中，控制所述定時(shí)抖動(dòng)和所述周期抖動(dòng)以遵循預(yù)定的分布曲線。
3.根據(jù)權(quán)利要求2所述的電子器件，其中，所述預(yù)定的分布曲線為正弦波。
4.根據(jù)權(quán)利要求1至3中的一項(xiàng)所述的電子器件，其中，所述延遲線(5)包括一組級(jí)聯(lián)的延遲塊，每個(gè)延遲塊包括RC電路，根據(jù)所述數(shù)字代碼的一位，控制每個(gè)延遲塊。
5.根據(jù)權(quán)利要求4所述的電子器件，其中，單位延遲量化由第一RC電路的電容器來限定，每個(gè)其他的RC電路的電容器的電容為所述第一 RC電路的電容器的電容的倍數(shù)。
6.根據(jù)權(quán)利要求1至5中的一項(xiàng)所述的電子器件，還包括數(shù)字代碼生成器(4)，所述數(shù)字代碼生成器(4)配置成在每個(gè)周期生成數(shù)字代碼，所述數(shù)字代碼生成器包括: -計(jì)數(shù)器(8)，所述計(jì)數(shù)器(8)配置成自所述時(shí)鐘信號(hào)生成計(jì)數(shù)器的值，所述計(jì)數(shù)器具有用于生成包括M位的計(jì) 數(shù)器的值的M個(gè)輸出，M為整數(shù)， -解碼器(9 )，所述解碼器(9 )配置成接收所述M位的所述計(jì)數(shù)器的值，且根據(jù)所述計(jì)數(shù)器的值，設(shè)定二進(jìn)制變量(V)值，和 -定序器(11)，所述定序器(11)配置成接收所述二進(jìn)制變量值，且根據(jù)所述二進(jìn)制變量值生成所述數(shù)字代碼。
7.根據(jù)權(quán)利要求6所述的電子器件，其中，所述計(jì)數(shù)器(8)包括一組級(jí)聯(lián)的鎖存器(L1至Lk)，每個(gè)所述鎖存器的輸出提供所述計(jì)數(shù)器的值的一位。
8.根據(jù)權(quán)利要求6或7所述的電子器件，其中，所述定序器(11)包括一組級(jí)聯(lián)的鎖存器(L’ 1至1/ y)，每個(gè)所述鎖存器的輸出提供所述數(shù)字代碼的一位。
9.一種處理信號(hào)的方法，包括步驟: -自時(shí)鐘信號(hào)生成擴(kuò)頻時(shí)鐘信號(hào)，在所述擴(kuò)頻時(shí)鐘信號(hào)的每個(gè)周期根據(jù)數(shù)字代碼控制所述擴(kuò)頻時(shí)鐘信號(hào)的定時(shí)抖動(dòng)和周期抖動(dòng)， -利用所述擴(kuò)頻時(shí)鐘信號(hào)(CLKspk)來生成處理信號(hào)(PS)，以及 -根據(jù)信號(hào)(ASa)來調(diào)制所述處理信號(hào)(PS)。
10.根據(jù)權(quán)利要求9所述的方法，其中，控制所述定時(shí)抖動(dòng)和所述周期抖動(dòng)以遵循預(yù)定的分布曲線。
11.根據(jù)權(quán)利要求10所述的方法，其中，所述預(yù)定的分布曲線為正弦波。
12.根據(jù)權(quán)利要求9至11中的一項(xiàng)所述的方法，包括在每個(gè)周期生成數(shù)字代碼的步驟，所述步驟包括下列操作: -自所述時(shí)鐘信號(hào)(CLK)生成計(jì)數(shù)器的值， -根據(jù)所述計(jì)數(shù)器的值，設(shè)定二進(jìn)制變量(V)值，以及 -根據(jù)所述二進(jìn)制變量值生成所述數(shù)字代碼。
13.—種包括計(jì)算機(jī)可讀介質(zhì)的計(jì)算機(jī)程序產(chǎn)品，所述計(jì)算機(jī)可讀介質(zhì)在其上具有包括程序指令的計(jì)算機(jī)程序， 當(dāng)通過數(shù)據(jù)處理單元運(yùn)行所述計(jì)算機(jī)程序時(shí)，所述計(jì)算機(jī)程序可加載到所述數(shù)據(jù)處理單元中，并適于使所述數(shù)據(jù)處理單元執(zhí)行權(quán)利要求9至12中任一項(xiàng)所述的步驟。
【文檔編號(hào)】H03K7/08GK103703680SQ201280037237
【公開日】2014年4月2日 申請(qǐng)日期:2012年5月15日 優(yōu)先權(quán)日:2011年5月27日
【發(fā)明者】克里斯蒂安·弗雷斯, 安杰洛·納加里 申請(qǐng)人:意法愛立信有限公司