半導(dǎo)體器件和可編程的非易失性存儲(chǔ)設(shè)備

背景技術(shù)：
浮置柵極場(chǎng)效晶體管（FET）是典型的具有位于溝道上的浮置柵極和位于浮置柵極上的控制柵極（controlgate）的平面晶體管。浮置柵極與控制柵極和溝道電絕緣，并且電荷可以存儲(chǔ)在浮置柵極中。Fowler-Nordheim隧穿和熱載流子注入是可以被利用以更改存儲(chǔ)在浮置柵極中的電荷量的兩種方法。存儲(chǔ)在浮置柵極中的電荷在沒有對(duì)浮置柵極FET施加電源時(shí)可以保持均勻。已經(jīng)在各種應(yīng)用中利用浮置柵極FET。作為一個(gè)實(shí)例，浮置柵極FET已經(jīng)被用作可擦寫可編程只讀存儲(chǔ)器（EPROM）、電可擦可編程只讀存儲(chǔ)器（EEPROM）、以及閃存中的數(shù)字存儲(chǔ)元件。作為其它實(shí)例，浮置柵極FET已經(jīng)用作神經(jīng)網(wǎng)絡(luò)中的神經(jīng)元計(jì)算元件、模擬存儲(chǔ)元件、電子電位計(jì)（electronicpotentiometer）、以及單晶體管數(shù)字至模擬裝換器（DAC）。

技術(shù)實(shí)現(xiàn)要素：
基本上如在至少一個(gè)附圖中示出的和/或參照至少一個(gè)附圖描述的，以及如在權(quán)利要求中更完整地描述的，本公開內(nèi)容涉及具有半導(dǎo)體鰭（半導(dǎo)體鰭片、半導(dǎo)體鰭式元件，semiconductorfin）和浮置柵極（浮動(dòng)?xùn)艠O、浮柵，floatinggate）的半導(dǎo)體器件。本發(fā)明的一種半導(dǎo)體器件，包括：溝道、源極、和漏極，位于第一半導(dǎo)體鰭中，所述溝道位于所述源極與所述漏極之間；控制柵極，位于第二半導(dǎo)體鰭中；浮置柵極，位于所述第一半導(dǎo)體鰭與所述第二半導(dǎo)體鰭之間。根據(jù)本發(fā)明的半導(dǎo)體器件，在一種實(shí)施方式中，包括位于所述浮置柵極與所述第一半導(dǎo)體鰭之間的第一介電區(qū)域。根據(jù)本發(fā)明的半導(dǎo)體器件，在一種實(shí)施方式中，包括位于所述浮置柵極與所述第二半導(dǎo)體鰭之間的第二介電區(qū)域。根據(jù)本發(fā)明的半導(dǎo)體器件，在一種實(shí)施方式中，所述第一半導(dǎo)體鰭位于第一介電區(qū)域與第三介電區(qū)域之間。根據(jù)本發(fā)明的半導(dǎo)體器件，在一種實(shí)施方式中，所述第二半導(dǎo)體鰭位于第二介電區(qū)域與第四介電區(qū)域之間。根據(jù)本發(fā)明的半導(dǎo)體器件，在一種實(shí)施方式中，所述第一半導(dǎo)體鰭位于所述浮置柵極與第一電極之間。根據(jù)本發(fā)明的半導(dǎo)體器件，在一種實(shí)施方式中，所述第二半導(dǎo)體鰭位于所述浮置柵極與第二電極之間。根據(jù)本發(fā)明的半導(dǎo)體器件，在一種實(shí)施方式中，所述浮置柵極包括金屬。本發(fā)明還提供一種可編程的非易失性存儲(chǔ)設(shè)備，包括：第一半導(dǎo)體鰭，包括第一溝道、第一源極、和第一漏極；第二半導(dǎo)體鰭，包括第二溝道、第二源極、和第二漏極，所述第二半導(dǎo)體鰭被構(gòu)造為控制柵極；浮置柵極，位于所述第一半導(dǎo)體鰭與所述第二半導(dǎo)體鰭之間。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，所述控制柵極被構(gòu)造為基于所述浮置柵極的程序化狀態(tài)控制所述第一溝道。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，包括位于鄰近所述第一溝道的第一電極。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，包括位于鄰近所述第二溝道的第二電極。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，包括位于所述浮置柵極與所述第一半導(dǎo)體鰭的所述第一溝道之間的第一介電區(qū)域。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，包括位于所述浮置柵極與所述第二半導(dǎo)體鰭的所述第二溝道之間的第二介電區(qū)域。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，所述第一半導(dǎo)體鰭的所述第一溝道位于第一介電區(qū)域與第三介電區(qū)域之間。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，所述第二半導(dǎo)體鰭的所述第二溝道位于第二介電區(qū)域與第四介電區(qū)域之間。本發(fā)明還提供一種可編程的非易失性存儲(chǔ)設(shè)備，包括：第一半導(dǎo)體鰭，包括第一溝道、第一源極、和第一漏極；第一電極，位于鄰近所述第一溝道；第二半導(dǎo)體鰭，包括第二溝道、第二源極、和第二漏極，所述第二半導(dǎo)體鰭被構(gòu)造為控制柵極；第二電極，位于鄰近所述第二溝道；浮置柵極，位于所述第一半導(dǎo)體鰭與所述第二半導(dǎo)體鰭之間。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，所述第一電極接地。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，所述第二電極接地。根據(jù)本發(fā)明的可編程的非易失性存儲(chǔ)設(shè)備，在一種實(shí)施方式中，所述第一電極和所述第二電極包括金屬。附圖說明圖1A示出示例性半導(dǎo)體器件的透視圖。圖1B示出示例性半導(dǎo)體器件的頂視圖。圖1C示出示例性半導(dǎo)體器件的示意圖。圖2示出用于制造半導(dǎo)體器件的示例性工藝的工藝流程圖。圖3A示出處理期間一部分示例性晶片的截面圖。圖3B示出處理期間一部分示例性晶片的截面圖。圖3C示出處理期間一部分示例性晶片的截面圖。具體實(shí)施方式下面的描述包含本公開內(nèi)容中有關(guān)實(shí)施方式的具體信息。本申請(qǐng)中的附圖和以下它們的詳細(xì)描述僅涉及示例性實(shí)施。除非另外指出，否則通過相似或?qū)?yīng)的參考數(shù)字表示附圖中相似或?qū)?yīng)的元件。此外，本申請(qǐng)的附圖和解釋說明通常不是按照比例的，并且不旨在對(duì)應(yīng)于實(shí)際的相對(duì)尺寸。圖1A示出示例性半導(dǎo)體器件100的透視圖。圖1B示出示例性半導(dǎo)體器件100的頂視圖。圖1C示出示例性半導(dǎo)體器件100的示意圖140。半導(dǎo)體器件包括基板（基底，substrate）102、介電層104、半導(dǎo)體鰭106a和106b、浮置柵極120、電極122a和122b、以及介電區(qū)域（dielectricregion）124a、124b、124c和124d。在半導(dǎo)體器件100中，基板102包括半導(dǎo)體材料如單晶半導(dǎo)體材料。在本實(shí)施方式中，基板102是硅基板，更具體地是單晶硅。在所示實(shí)施方式中，基板102是P型基板。注意在其它實(shí)施方式中，基板102是N型基板或未摻雜的。同樣，在其它實(shí)施方式中，基板102是絕緣體基板上的半導(dǎo)體，例如絕緣體上硅基板（SOI）。半導(dǎo)體鰭106a和106b包括半導(dǎo)體材料，并且在本實(shí)施方式中是硅。在基板102之中和之上形成半導(dǎo)體鰭106a和106b。半導(dǎo)體鰭106a位于浮置柵極120與電極122a之間。半導(dǎo)體鰭106b位于浮置柵極120與電極122b之間。半導(dǎo)體鰭106a包括源極108a、漏極110a、以及位于源極108a與漏極110a之間的溝道112a。半導(dǎo)體鰭106b包括源極108b、漏極110b、以及位于源極108b與漏極110b之間的溝道112b。半導(dǎo)體鰭106a位于介電區(qū)域124a與介電區(qū)域124b之間。更具體地，半導(dǎo)體鰭106a的溝道112a位于介電區(qū)域124a與介電區(qū)域124b之間。半導(dǎo)體鰭106b位于介電區(qū)域124c與介電區(qū)域124d之間。更具體地，半導(dǎo)體鰭106b的溝道112b位于介電區(qū)域124c與介電區(qū)域124d之間。源極108a和108b、漏極110a和110b、以及溝道112a和112b是半導(dǎo)體鰭106a和106b的摻雜區(qū)域。圖1A示出其中源極108a和108b以及漏極110a和110b是N型且溝道112a和112b是P型的實(shí)施方式。然而，源極108a和108b、漏極110a和110b、以及溝道112a和112b與圖1A示出的相比是不同地?fù)诫s，此外相對(duì)于彼此（另一個(gè)）可以是不同地?fù)诫s。在一些實(shí)施方式中，例如，源極108a和108b以及漏極110a和110b是P型，而溝道112a和112b是N型。在本實(shí)施方式中，溝道112a和112b具有與基板102相似的摻雜分布（dopingprofile），然而，溝道112a和112b可以具有不同于基板102和/或另一個(gè)的摻雜分布。同樣在示出的實(shí)施方式中，介電層104位于基板102上。介電層104包括一種或多種介電材料如二氧化硅。在本實(shí)施方式中，介電層104是淺溝槽隔離（STI）層，并且位于浮置柵極120以及電極122a和122b之下。電極122a鄰近半導(dǎo)體鰭106a的溝道112a，但與之電絕緣。電極122b鄰近半導(dǎo)體鰭106b的溝道112b，但與之電絕緣。浮置柵極120位于半導(dǎo)體鰭106a與半導(dǎo)體鰭106b之間。同樣，介電區(qū)域124b位于浮置柵極120與半導(dǎo)體鰭106a之間。介電區(qū)域124c位于浮置柵極120與半導(dǎo)體鰭106b之間。因此，浮置柵極120與半導(dǎo)體鰭106a的溝道112a和半導(dǎo)體鰭106b的溝道112b電絕緣。電極122a和122b以及浮置柵極120包括導(dǎo)電材料。適合于電極122a和122b以及浮置柵極120的導(dǎo)電材料包括用于諸如場(chǎng)效晶體管（FET）如鰭FET（finFET）的柵極材料。在本實(shí)施方式中，電極122a和122b以及浮置柵極120均包括金屬。適合于電極122a和122b以及浮置柵極120的金屬的具體實(shí)例包括但不限于鉭（Ta）、氮化鉭（TaN）、一氮化鈦（TiN）、鉬（Mo）、釕（Ru）、以及氮碳化鉭（TaCN）。在一些實(shí)施方式中，電極122a和122b以及浮置柵極120均包括與另一個(gè)相同的導(dǎo)電材料。同樣，在一些實(shí)施方式中，電極122a和122b以及浮置柵極120中的至少一個(gè)包括不同于電極122a和122b以及浮置柵極120中的至少另一個(gè)的導(dǎo)電材料。介電區(qū)域124a位于電極122a與半導(dǎo)體鰭106a的溝道112a之間。介電區(qū)域124b位于半導(dǎo)體鰭106a的溝道112a與浮置柵極120之間。介電區(qū)域124c位于浮置柵極120與半導(dǎo)體鰭106b的溝道112b之間。介電區(qū)域124d位于半導(dǎo)體鰭106b的溝道112b與電極122b之間。在半導(dǎo)體體器件100中，介電區(qū)域124a、124b、124c、以及124d包括介電材料。適用于介電區(qū)域124a、124b、124c、以及124d的介電材料包括用于FET如鰭FET的柵極介電材料。在本實(shí)施方式中，介電區(qū)域124a、124b、124c、以及124d均包括高k介電材料。用于介電區(qū)域124a、124b、124c、以及124d的高k介電材料的實(shí)例包括作為特定實(shí)例的氧化鉿（HfO2）、氧化鋯（ZrO2）、氧化鉻（CrO2）等。在一些實(shí)施方式中，介電區(qū)域124a、124b、124c、以及124d包括與另一個(gè)相同的介電材料。同樣，在一些實(shí)施方式中，介電區(qū)域124a、124b、124c、以及124d中的至少一個(gè)包括不同于介電區(qū)域124a、124b、124c、以及124d中的至少另一個(gè)的介電材料。在本實(shí)施方式中，介電區(qū)域124a、124b、124c、以及124d是分離的介電層。然而，在其它實(shí)施方式中，介電區(qū)域124a、124b、124c、以及124d中的至少任意兩個(gè)可以是公共介電層（commondielectriclayer）的一部分。例如，介電區(qū)域124a和124b可以是在半導(dǎo)體鰭106a上延伸的公共介電層的一部分。類似地，介電區(qū)域124a和124b可以是在半導(dǎo)體鰭106b之上延伸的公共介電層的一部分。半導(dǎo)體器件100可以構(gòu)造用于多種應(yīng)用，包括作為一個(gè)實(shí)例的可擦寫可編程只讀存儲(chǔ)器（EPROM）、電可擦可編程只讀存儲(chǔ)器（EEPROM）、以及閃存中的數(shù)字存儲(chǔ)元件。作為其它實(shí)例，半導(dǎo)體器件100可以構(gòu)造為神經(jīng)網(wǎng)絡(luò)中的神經(jīng)元計(jì)算元件、模擬存儲(chǔ)元件、電子電位計(jì)、以及單晶體管數(shù)字至模擬轉(zhuǎn)換器（DAC）。此外，可以通過可以在半導(dǎo)體鰭106a和/或106b中形成的其它半導(dǎo)體器件，來利用半導(dǎo)體器件100。在某些應(yīng)用中，半導(dǎo)體鰭106a和/或106b不同于圖1A和1B中示出的被摻雜。圖1C中的示意圖140對(duì)應(yīng)于圖1A和1B中示出的實(shí)施方式的半導(dǎo)體器件100。示意圖140包括對(duì)應(yīng)于半導(dǎo)體鰭106a的源極108a的鰭終端（finterminal）A1、對(duì)應(yīng)于半導(dǎo)體鰭106a的漏極110a的鰭終端B1、以及對(duì)應(yīng)于電極122a的電極終端C1。示意圖140同樣包括對(duì)應(yīng)于半導(dǎo)體鰭106b的源極108b的鰭終端A2、對(duì)應(yīng)于半導(dǎo)體鰭106b的漏極110b的鰭終端B2、以及對(duì)應(yīng)于電極122b的電極終端C2。半導(dǎo)體鰭106a和/或半導(dǎo)體鰭106b可以構(gòu)造為控制柵極。鰭終端A1、A2、B1、以及B2中的任何一個(gè)可以對(duì)應(yīng)于位于半導(dǎo)體鰭106a或半導(dǎo)體鰭106b中的控制柵極。在半導(dǎo)體鰭106a和/或半導(dǎo)體鰭106b被不同地?fù)诫s的情況下，僅鰭終端A1、A2、B1、以及B2中一個(gè)或多個(gè)可以對(duì)應(yīng)于控制柵極。半導(dǎo)體器件100可以是可編程的非易失性存儲(chǔ)器件?？刂茤艠O可以構(gòu)造為基于浮置柵極120的程序化狀態(tài)控制溝道112a或112b。例如，可以利用Fowler-Nordheim隧穿和熱載流子注入來實(shí)現(xiàn)程序化狀態(tài)（programmedstate）。在一個(gè)構(gòu)造中，鰭終端A1對(duì)應(yīng)于控制柵極，鰭終端A2對(duì)應(yīng)于源極，以及鰭終端B2對(duì)應(yīng)于可編程的非易失性存儲(chǔ)器件的漏極。電極終端C1和C2中的至少一個(gè)可以接地。例如，通過電極或通過其它方式，如通過溝道112a，鰭終端B1可以短路至鰭終端A1。在一些實(shí)施方式中，電極終端C1可以構(gòu)造為倒置（invert）溝道112a以短路鰭終端A1和鰭終端B1。在一些實(shí)施方式中，溝道112a被摻雜質(zhì)以短路鰭終端A1和鰭終端B1。圖2示出用于制造諸如半導(dǎo)體器件100的半導(dǎo)體器件的工藝200的工藝流程圖。注意半導(dǎo)體器件100，以及根據(jù)本公開的其它半導(dǎo)體器件，可以利用不同于工藝200的工藝制造。同樣，雖然適用于制造不同的半導(dǎo)體器件，為說明性目的，參照上面結(jié)合圖1A、1B、以及1C描述的半導(dǎo)體器件100來描述工藝（方法）200?？梢詫?duì)加工的晶片執(zhí)行通過工藝200示出的實(shí)施方式。加工的晶片可以先于電極122a和122b以及浮置柵極120的形成而對(duì)應(yīng)于半導(dǎo)體器件100。然而，加工的晶片可以包括半導(dǎo)體器件100的任何其它構(gòu)件（constituent），或至少一些這些構(gòu)件可以稍后形成?，F(xiàn)在參照?qǐng)D2和圖3A，工藝200包括在第一和第二半導(dǎo)體鰭（例如，306a和306b）上形成導(dǎo)電層（例如，328）（圖2中270）。圖3A示出處理期間部分示例性晶片的截面圖。更具體地，圖3A示出處理期間部分晶片370的截面圖。圖3A中示出的截面圖可以對(duì)應(yīng)于處理期間圖1A和1B中半導(dǎo)體器件100的截面3-3。如圖3A所示，晶片370包括基板302、介電層304、半導(dǎo)體鰭306a和306b、溝道312a和312b、介電區(qū)域324a、324b、324c、以及324d、以及導(dǎo)電層328?；?02、介電層304、半導(dǎo)體鰭306a和306b、溝道312a和312b、以及介電區(qū)域324a、324b、324c、以及324d對(duì)應(yīng)于半導(dǎo)體器件100中的基板102、介電層104、半導(dǎo)體鰭106a和106b、溝道112a和112b、以及介電區(qū)域124a、124b、3124c、以及124d。導(dǎo)電層328在半導(dǎo)體鰭306a和306b之上形成，并且同樣可以在基板302、介電層304、溝道312a和312b、介電區(qū)域324a、324b、324c、以及324d上形成。導(dǎo)電層328可以包括諸如上面參照電極122a和122b、以及浮置柵極120描述的那些導(dǎo)電材料。通過在半導(dǎo)體鰭306a和306b之上沉積一層或多層諸如金屬的導(dǎo)電材料可以在半導(dǎo)體鰭306a和306b之上形成導(dǎo)電層328。沉積可以利用物理氣相沉積（PVD）、化學(xué)氣相沉積（CVD）、或另一沉積技術(shù)。然后利用化學(xué)機(jī)械拋光（化學(xué)機(jī)械平坦化，CMP）或另一平坦化技術(shù)可以使沉積的一層或多層導(dǎo)電材料平坦化，形成圖3A中示出的晶片370?，F(xiàn)在參考圖2和圖3B，工藝200包括在導(dǎo)電層（例如，328）之上形成掩膜（例如，334）（圖2中的272）。圖3B示出處理期間部分示例性晶片的截面圖。更具體地，圖3B示出處理期間部分晶片372的截面圖。圖3B中示出的截面圖可以對(duì)應(yīng)于處理期間圖1A和1B中的半導(dǎo)體器件100的截面3-3。如圖3B所示，晶片372包括在導(dǎo)電層328之上形成的掩膜334。掩膜334暴露覆蓋（overlie）半導(dǎo)體鰭306a和306b的導(dǎo)電層328的區(qū)域336。掩膜334可以包括光刻膠（光致抗蝕劑）?？梢酝ㄟ^對(duì)導(dǎo)電層328之上的圖3A的晶片370施加光刻膠而在導(dǎo)電層328之上形成掩膜334。光刻膠可以圖案化以暴露導(dǎo)電層328的區(qū)域336，形成圖3B中示出的晶片372。現(xiàn)在參照?qǐng)D2和圖3C，工藝200包括利用掩膜（例如，334）蝕刻導(dǎo)電層（例如，328）以形成位于第一與第二半導(dǎo)體鰭（例如，306a和306b）之間的浮置柵極（例如，320）（圖2中的274）。圖3C示出處理期間部分示例性晶片的截面圖。更具體地，圖3C示出處理期間部分晶片374的截面圖。圖3C中示出的截面圖可以對(duì)應(yīng)于處理期間圖1A和1B中的半導(dǎo)體器件100的截面3-3。如圖3C所示，晶片374包括浮置柵極320、電極322a、以及電極322b。浮置柵極320、電極322a、以及電極322b對(duì)應(yīng)于半導(dǎo)體器件100中的浮置柵極120、電極122a、以及電極122b。可以通過利用晶片的掩膜334蝕刻晶片372的導(dǎo)電層328以形成位于半導(dǎo)體鰭306a和306b之間的浮置柵極320來形成浮置柵極320。隨后，可以去除掩膜334，形成圖3C中示出的晶片374。導(dǎo)電層328的蝕刻同樣可以形成電極322a和322b。此外，導(dǎo)電層328的蝕刻同樣可以去除形成介電區(qū)域324a、324b、324c、以及324d的部分介電材料，并且可以暴露半導(dǎo)體鰭306a和306b的頂部。這可以物理分離介電區(qū)域124a、124b、124c、以及124d?？商鎿Q地，形成介電區(qū)域324a、324b、324c、以及324d的介電材料可以從導(dǎo)電層328分開蝕刻，或可以不被蝕刻。在晶片374上執(zhí)行額外的處理以形成半導(dǎo)體器件100。這種額外的處理可以包括接觸和用于接觸的硅化物的形成。因此，工藝200提供諸如半導(dǎo)體器件100的半導(dǎo)體器件（可以是可編程的非易失性存儲(chǔ)器件）的制造。工藝200可以集成（整合）于用于一個(gè)或多個(gè)鰭FET的制造的工藝中。在一些實(shí)施方式中，這種集成僅需要添加用于蝕刻導(dǎo)電層328的掩膜334。然而，為制造鰭FET或其它部件同樣可以利用掩膜334。從上面的描述中顯而易見的是各種技術(shù)可以用于執(zhí)行本申請(qǐng)中描述的原理而不背離這些原理的范圍。此外，雖然已經(jīng)參照特定實(shí)施方式描述了這些原理，但是本領(lǐng)域的技術(shù)人員應(yīng)該意識(shí)到可以在形式和細(xì)節(jié)上進(jìn)行改變而不背離這些原理的范圍。同樣地，描述的實(shí)施方式在所有方面中應(yīng)被考慮為示例性的而非限制性的。應(yīng)該理解的是本申請(qǐng)不限于上述特定實(shí)施方式，可以進(jìn)行許多的重排、修改、以及替換，而不背離本公開的范圍。