Usb輸出電路的制作方法
【專利摘要】本發(fā)明提供一種USB輸出電路，其包括延時(shí)模塊和輸出模塊。所述輸出模塊包括N個(gè)輸出單元，每個(gè)輸出單元均包括有串聯(lián)于電源端與接地端之間的PMOS晶體管和NMOS晶體管。每個(gè)輸出單元的NMOS晶體管的柵極作為該輸出單元的第一控制端，PMOS晶體管的柵極作為該輸出單元的第二控制端。所述延時(shí)模塊用于將其第一輸入端和第二輸入端接收的兩路數(shù)據(jù)信號(hào)進(jìn)行分級(jí)延時(shí)，以輸出N級(jí)驅(qū)動(dòng)信號(hào)，每級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)分別被提供給與該級(jí)驅(qū)動(dòng)信號(hào)對(duì)應(yīng)的一個(gè)輸出單元的第一控制端和第二控制端，N為大于等于2的自然數(shù)。這樣，每級(jí)驅(qū)動(dòng)信號(hào)的上升沿/下降沿變得較快，從而提高了電路的抗噪聲性能，同時(shí)還可以控制USB輸出信號(hào)的上升沿/下降沿的時(shí)間。
【專利說(shuō)明】USB輸出電路
【【技術(shù)領(lǐng)域】】
[0001]本發(fā)明涉及電路設(shè)計(jì)領(lǐng)域，特別涉及一種USB抗干擾輸出電路。
【【背景技術(shù)】】
[0002]隨著電子技術(shù)的不斷發(fā)展，USB已經(jīng)發(fā)展成為一種接口標(biāo)準(zhǔn)，其應(yīng)用也越來(lái)越廣泛。常用的USB芯片中，存在USB輸出電路，其作用是將控制器輸出的數(shù)據(jù)信號(hào)轉(zhuǎn)換為符合USB標(biāo)準(zhǔn)的輸出信號(hào)(即USB輸出信號(hào))，其要求USB輸出信號(hào)在從低到高的轉(zhuǎn)換過(guò)程(即上升沿)或者從高到底的轉(zhuǎn)換過(guò)程(即下降沿)中，具有一定的轉(zhuǎn)換時(shí)間。
[0003]然而，現(xiàn)有的USB輸出電路不能很好的控制輸出信號(hào)的上升沿和下降沿的時(shí)間(即轉(zhuǎn)換時(shí)間)，而且其抗電源/地的噪聲能力也不高。
[0004]請(qǐng)參考圖1所示，其為現(xiàn)有技術(shù)中的一種USB輸出電路的電路示意圖。圖1中的USB輸出電路的工作原理為:通過(guò)使能信號(hào)EN/ENB使能或非使能邏輯電路110，當(dāng)所述邏輯電路110被使能后，所述邏輯電路110對(duì)初始數(shù)據(jù)信號(hào)data (其為數(shù)字信號(hào))進(jìn)行反向，并通過(guò)其第一輸出端I和第二輸出端2同時(shí)輸出反向后的數(shù)據(jù)信號(hào)；該兩路反向后的數(shù)據(jù)信號(hào)通過(guò)延時(shí)模塊120延時(shí)后直接控制輸出模塊130中的PMOS晶體管MPl和NMOS晶體管MNl交替導(dǎo)通，以實(shí)現(xiàn)USB輸出信號(hào)Drive out的輸出。這種電路可以正常工作，但是存在非常明顯的缺點(diǎn)，即無(wú)法控制輸出信號(hào)Drive out上升沿和下降沿(統(tǒng)稱為跳變沿)的時(shí)間(或速率)。
[0005]請(qǐng)參考圖2所示，其為圖1的改進(jìn)電路的電路示意圖。圖2是針對(duì)圖1無(wú)法控制USB輸出信號(hào)Drive out的跳變沿的時(shí)間的問(wèn)題做出的改進(jìn)，其與圖1的區(qū)別為:在PMOS晶體管MPl的柵極和漏極之間增設(shè)有第一電容Cl，在NMOS晶體管MNl的柵極和漏極之間增設(shè)有第二電容C2。電容Cl和C2的存在增加了米勒效應(yīng)，使得延時(shí)模塊120輸出的第一數(shù)據(jù)驅(qū)動(dòng)信號(hào)datap和第二數(shù)據(jù)驅(qū)動(dòng)信號(hào)datan的上升沿/下降沿變得緩慢，與圖1相比，其可延長(zhǎng)輸出信號(hào)Drive out的上升沿/下降沿的時(shí)間，從而實(shí)現(xiàn)控制輸出信號(hào)Drive out的上升沿/下降沿的目的。請(qǐng)參考圖3所示，其為圖2中的輸出模塊130的輸入/輸出信號(hào)在一個(gè)跳變過(guò)程中的波形圖，該圖示出第一數(shù)據(jù)驅(qū)動(dòng)信號(hào)datap為下降沿時(shí)，輸出信號(hào)Driveout (其為輸出模塊130的輸出信號(hào))為上升沿。
[0006]圖2所示的USB輸出電路雖然可控制輸出信號(hào)Drive out的上升沿/下降沿的時(shí)間，但是，該電路的缺點(diǎn)也是明顯的:此電路中需要電容Cl和C2的電容值較大，這使得第一數(shù)據(jù)驅(qū)動(dòng)信號(hào)datap和第二數(shù)據(jù)驅(qū)動(dòng)信號(hào)datan的上升沿/下降沿變得非常緩慢(如圖3所示)，直接導(dǎo)致了來(lái)自電源/地的噪聲注入到第一數(shù)據(jù)驅(qū)動(dòng)信號(hào)datap和第二數(shù)據(jù)驅(qū)動(dòng)信號(hào)datan，從而降低了 USB輸出電路的抗電源/地的噪聲能力。此外，由于電容Cl和C2為大電容，其占用的版圖面積較大，從而增加了芯片的成本。
[0007]因此，有必要提供一種改進(jìn)的技術(shù)方案來(lái)克服上述問(wèn)題。
【
【發(fā)明內(nèi)容】
】
[0008]本發(fā)明的目的在于提供一種USB輸出電路，其可編程USB輸出信號(hào)的跳邊沿，同時(shí)還擁有很好的抗電源/地噪聲性能。
[0009]為了解決上述問(wèn)題，本發(fā)明提供一種USB輸出電路，其包括:延時(shí)模塊和輸出模塊，所述輸出模塊包括N個(gè)輸出單元，每個(gè)輸出單元均包括有串聯(lián)于電源端與接地端之間的PMOS晶體管MPI’和NMOS晶體管MNl’ ;每個(gè)輸出單元的NMOS晶體管MNl’的柵極作為該輸出單元的第一控制端，PMOS晶體管ΜΡΓ的柵極作為該輸出單元的第二控制端；每個(gè)輸出單元中的PMOS晶體管MPlIP NMOS晶體管麗I’之間的連接節(jié)點(diǎn)O’均與所述輸出模塊的輸出端Drive out相連,所述延時(shí)模塊的第一輸入端和第二輸入端分別與一數(shù)據(jù)信號(hào)相連,所述延時(shí)模塊用于將其第一輸入端和第二輸入端接收的兩路數(shù)據(jù)信號(hào)進(jìn)行分級(jí)延時(shí)，以輸出N級(jí)驅(qū)動(dòng)信號(hào)，每級(jí)驅(qū)動(dòng)信號(hào)包括第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)，每級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)分別被提供給與該級(jí)驅(qū)動(dòng)信號(hào)對(duì)應(yīng)的一個(gè)輸出單元的第一控制端和第二控制端，相鄰兩級(jí)驅(qū)動(dòng)信號(hào)間存在一定延時(shí)時(shí)間間隔，N為大于等于2的自然數(shù)。
[0010]進(jìn)一步的，所述延時(shí)時(shí)間間隔為T，其中10ps彡T彡10ns。
[0011]進(jìn)一步的，所述USB輸出電路還包括邏輯電路，所述邏輯電路包括輸入端、使能端、第一輸出端I和第二輸出端2，所述邏輯電路的輸入端與初始數(shù)據(jù)信號(hào)相連，其使能端與使能信號(hào)相連，其第一輸出端I和第二輸出端2分別與所述延時(shí)模塊的第一輸入端和第二輸入端相連，當(dāng)使能信號(hào)非使能所述邏輯電路時(shí)，所述邏輯電路不工作；當(dāng)使能信號(hào)使能所述邏輯電路時(shí)，所述邏輯電路對(duì)初始數(shù)據(jù)信號(hào)進(jìn)行反向，并將反向得到的數(shù)據(jù)信號(hào)通過(guò)第一輸出端I和第二輸出端2同時(shí)輸出。
[0012]進(jìn)一步的，所述使能端包括第一使能端口和第二使能端口，所述使能信號(hào)包括第一使能控制信號(hào)和第二使能控制信號(hào)，第一使能控制信號(hào)與第一使能端口相連，第二使能控制信號(hào)與第二使能端相連，所述第一使能控制信號(hào)和第二使能控制信號(hào)互為反相信號(hào)，所述邏輯電路不工作時(shí)，邏輯電路的第一輸出端I和第二輸出端2分別輸出預(yù)定電平，以使每個(gè)輸出單元中的PMOS晶體管MPI’和NMOS晶體管麗I’均截止。
[0013]進(jìn)一步的，所述邏輯電路還包括與非門NAND和或非門N0R，所述與非門NAND的第一輸入端與所述第一使能控制信號(hào)相連，其第二輸入端與所述數(shù)據(jù)信號(hào)相連，其輸出端與第一輸出端I相連；所述或非門NOR的第一輸入端與所述第二使能控制信號(hào)相連，其第二輸入端與所述數(shù)據(jù)信號(hào)相連，其輸出端與第二輸出端2相連。
[0014]進(jìn)一步的，當(dāng)?shù)谝皇鼓芸刂菩盘?hào)為低電平，第二使能控制信號(hào)為高電平時(shí)，非使能所述邏輯電路，所述邏輯電路不工作；當(dāng)?shù)谝皇鼓芸刂菩盘?hào)為高電平，第二使能控制信號(hào)為低電平時(shí)，使能所述邏輯電路，所述邏輯電路工作，當(dāng)所述邏輯電路不工作時(shí)，所述邏輯電路的第一輸出端I輸出的預(yù)定電平為低電平，第二輸出端輸出的預(yù)定電平為高電平。
[0015]進(jìn)一步的，所述延時(shí)模塊包括N級(jí)延時(shí)單元，其中第一級(jí)延時(shí)單元的第一輸入端和第二輸入端分別與所述延時(shí)模塊的第一輸入端和第二輸入端相連,第一級(jí)延時(shí)單兀的第一輸出端和第二輸出端分別輸出第一級(jí)驅(qū)動(dòng)信號(hào)的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)；第η級(jí)延時(shí)單兀的第一輸入端和第二輸入端分別與其相鄰的上一級(jí)延時(shí)單兀的第一輸出端和第二輸出端相連，第η級(jí)延時(shí)單兀的第一輸出端和第二輸出端分別輸出第η級(jí)驅(qū)動(dòng)信號(hào)的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)，每級(jí)延時(shí)單元用于將其第一輸入端接收到的一路數(shù)據(jù)信號(hào)延時(shí)，并將延時(shí)后的該路數(shù)據(jù)信號(hào)通過(guò)其第一輸出端輸出，將第二輸入端接收到的另一路數(shù)據(jù)信號(hào)延時(shí)，并將延時(shí)后的該另一路數(shù)據(jù)信號(hào)通過(guò)其第二輸出端輸出，其中，I < η < N。
[0016]進(jìn)一步的，每級(jí)延時(shí)單元均包括第一延時(shí)器和第二延時(shí)器，其中，第一延時(shí)器的輸入端與該級(jí)延時(shí)單元的第一輸入端相連，輸出端與該延時(shí)單元的第一輸出端相連；第二延時(shí)器的輸入端與該級(jí)延時(shí)單元的第二輸入端相連，輸出端與該延時(shí)單元的第二輸出端相連，且每級(jí)延時(shí)單元中的第一延時(shí)器和第二延時(shí)器的延時(shí)時(shí)間相等。
[0017]進(jìn)一步的，所述第一級(jí)延時(shí)單元的延時(shí)時(shí)間為零，或者，省略第一延時(shí)單元而直接將所述延時(shí)模塊的第一輸入端和第二輸入端接收到的兩路數(shù)據(jù)信號(hào)分別作為所述第一級(jí)驅(qū)動(dòng)信號(hào)的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)。
[0018]進(jìn)一步的，所述USB為USB2.0，每個(gè)輸出單元還包括第一電阻Rl ’和第二電阻R2 ’，第一電阻R1’串聯(lián)于該輸出單元的PMOS晶體管ΜΡΓ的漏極與連接節(jié)點(diǎn)O’之間，第二電阻R2’串聯(lián)于該輸出單元的NMOS晶體管麗I’的漏極與連接節(jié)點(diǎn)O’之間。
[0019]與現(xiàn)有技術(shù)相比，本發(fā)明中的延時(shí)模塊對(duì)數(shù)據(jù)信號(hào)進(jìn)行分級(jí)延時(shí)，以輸出多級(jí)驅(qū)動(dòng)信號(hào)，相鄰兩級(jí)驅(qū)動(dòng)信號(hào)存在一定延時(shí)時(shí)間間隔；輸出模塊包括多個(gè)輸出單兀，每個(gè)輸出單元均包括串聯(lián)于電源端VDD和接地端GND之間的一個(gè)PMOS晶體管和一個(gè)NMOS晶體管，且每個(gè)輸出單元的PMOS晶體管和NMOS晶體管之間的連接節(jié)點(diǎn)均與輸出模塊的輸出端相連；每級(jí)驅(qū)動(dòng)信號(hào)與一個(gè)輸出單元對(duì)應(yīng)，且每級(jí)驅(qū)動(dòng)信號(hào)控制與其對(duì)應(yīng)的一個(gè)輸出單元中的PMOS晶體管和NMOS晶體管的導(dǎo)通或截止，以逐級(jí)延時(shí)驅(qū)動(dòng)所述輸出模塊中的各個(gè)輸出單元。這樣，本發(fā)明中每級(jí)驅(qū)動(dòng)信號(hào)的上升沿/下降沿變得較快，從而提高了電路的抗噪聲性能，而且通過(guò)逐級(jí)延時(shí)驅(qū)動(dòng)各個(gè)輸出單元的方法，可編程USB輸出信號(hào)的上升沿/下降沿的時(shí)間，從而控制USB輸出信號(hào)的跳變沿。
【【專利附圖】

【附圖說(shuō)明】】
[0020]為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中:
[0021]圖1為現(xiàn)有技術(shù)中的一種USB輸出電路的電路示意圖；
[0022]圖2為現(xiàn)有技術(shù)中的另一種USB輸出電路的電路示意圖；
[0023]圖3為圖2中的輸出模塊的輸入/輸出信號(hào)在一個(gè)跳變過(guò)程中的波形圖；
[0024]圖4為本發(fā)明中的輸出模塊的各級(jí)驅(qū)動(dòng)信號(hào)及輸出信號(hào)在一個(gè)跳變過(guò)程中的波形圖；
[0025]圖5為本發(fā)明在一個(gè)實(shí)施例中的USB輸出電路的電路示意圖。
【【具體實(shí)施方式】】
[0026]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。
[0027]請(qǐng)參考圖5所示，其為本發(fā)明在一個(gè)實(shí)施例中的USB輸出電路的電路示意圖。該USB輸出電路包括邏輯電路510、延時(shí)模塊520和輸出模塊530。
[0028]所述輸出模塊530包括Ν(Ν為大于等于2的自然數(shù))個(gè)輸出單元，其中，每個(gè)輸出單元均包括有串聯(lián)于電源端VDD與接地端GND之間的PMOS晶體管MP1’和匪OS晶體管麗I’ ；每個(gè)輸出單元的NMOS晶體管麗I’的柵極作為該輸出單元的第一控制端，PMOS晶體管ΜΡΓ的柵極作為該輸出單元的第二控制端；每個(gè)輸出單元中的PMOS晶體管MPlIP NMOS晶體管麗I’之間的連接節(jié)點(diǎn)O’均與所述輸出模塊530的輸出端(即USB輸出電路的輸出端)Drive out相連。在圖5所示的實(shí)施例中，每個(gè)輸出單元還包括第一電阻R1’和第二電阻R2’，第一電阻R1’串聯(lián)于該輸出單元的PMOS晶體管ΜΡΓ的漏極與連接節(jié)點(diǎn)O’之間，第二電阻R2’串聯(lián)于該輸出單元的NMOS晶體管麗I’的漏極與連接節(jié)點(diǎn)O’之間。
[0029]所述邏輯電路510包括輸入端、使能端、第一輸出端I和第二輸出端2。所述邏輯電路510的輸入端與初始數(shù)據(jù)信號(hào)data相連，其使能端與使能信號(hào)相連，當(dāng)使能信號(hào)非使能所述邏輯電路510時(shí)，所述邏輯電路510不工作；當(dāng)使能信號(hào)使能所述邏輯電路510時(shí)，所述邏輯電路510對(duì)初始數(shù)據(jù)信號(hào)data進(jìn)行反向，并將反向后的數(shù)據(jù)信號(hào)通過(guò)第一輸出端I和第二輸出端2同時(shí)輸出。
[0030]在圖5所示的實(shí)施例中，所述邏輯電路510還包括與非門NAND和或非門N0R,所述使能端包括第一使能端口和第二使能端口，所述使能信號(hào)包括第一使能控制信號(hào)EN和第二使能控制信號(hào)ENB。其中，第一使能控制信號(hào)EN與第一使能端口相連，第二使能控制信號(hào)ENB與第二使能端相連，所述第一使能控制信號(hào)EN和第二使能控制信號(hào)ENB可以是一個(gè)信號(hào)的兩種邏輯狀態(tài)(比如，所述第一使能控制信號(hào)EN為高電平時(shí)，所述第二使能控制信號(hào)ENB為低電平；所述述第一使能控制信號(hào)EN為低電平時(shí)，所述第二使能控制信號(hào)ENB為高電平，即他們互為反相信號(hào))；所述與非門NAND的第一輸入端與所述第一使能控制信號(hào)EN相連，其第二輸入端與初始數(shù)據(jù)信號(hào)data相連,其輸出端與第一輸出端I相連；所述或非門NOR的第一輸入端與所述第二使能控制信號(hào)ENB相連，其第二輸入端與初始數(shù)據(jù)信號(hào)data相連，其輸出端與第二輸出端2相連。所述邏輯電路510的具體工作過(guò)程為，當(dāng)EN信號(hào)為低電平，ENB信號(hào)為高電平時(shí)，非使能所述邏輯電路510，所述邏輯電路510不工作，邏輯電路510的第一輸出端和第二輸出端分別輸出預(yù)定電平,具體為,第一輸出端I輸出低電平，第二輸出端2輸出高電平，使每個(gè)輸出單元中的PMOS晶體管ΜΡΓ和NMOS晶體管麗I’均截止(即使整個(gè)輸出電路不工作)；當(dāng)EN信號(hào)為高電平，ENB信號(hào)為低電平時(shí)，使能所述邏輯電路510，所述邏輯電路510工作，若初始數(shù)據(jù)信號(hào)data為高電平，第一輸出端I和第二輸出端2均輸出低電平，若初始數(shù)據(jù)信號(hào)data為低電平,第一輸出端I和第二輸出端2均輸出高電平。在其他實(shí)施例中，所述邏輯電路510也可以包括其他邏輯運(yùn)算單元，只要其可以實(shí)現(xiàn)上述反相的功能即可。
[0031]所述延時(shí)模塊520的第一輸入端和第二輸入端分別與所述邏輯電路510的第一輸出端I和第二輸出端2相連,所述延時(shí)模塊520用于將所述邏輯電路510第一輸出端I和第二輸出端2輸出的兩路電平信號(hào)進(jìn)行分級(jí)延時(shí)，以輸出N級(jí)驅(qū)動(dòng)信號(hào)，每級(jí)驅(qū)動(dòng)信號(hào)包括第一驅(qū)動(dòng)信號(hào)datan和第二驅(qū)動(dòng)信號(hào)datap,將每級(jí)第一驅(qū)動(dòng)信號(hào)datan和第二驅(qū)動(dòng)信號(hào)datap分別提供給與該級(jí)驅(qū)動(dòng)信號(hào)對(duì)應(yīng)的一個(gè)輸出單元的第一控制端和第二控制端，其中，相鄰兩級(jí)驅(qū)動(dòng)信號(hào)存在一定延時(shí)時(shí)間間隔T，10ps (皮秒)< T < 1ns (納秒)。
[0032]在圖5所示的實(shí)施例中，所述延時(shí)模塊520包括N級(jí)延時(shí)單元，其中第一級(jí)延時(shí)單兀521的第一輸入端和第二輸入端分別與所述延時(shí)模塊520的第一輸入端和第二輸入端相連，第一級(jí)延時(shí)單兀521的第一輸出端和第二輸出端分別輸出第一級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan〈l>和第二驅(qū)動(dòng)信號(hào)datap〈l> ;第η(1 < η < N)級(jí)延時(shí)單元的第一輸入端和第二輸入端分別與其相鄰的上一級(jí)延時(shí)單元(即第(η-1)級(jí)延時(shí)單元)的第一輸出端和第二輸出端相連,第η級(jí)延時(shí)單兀的第一輸出端和第二輸出端分別輸出第η級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan〈n>和第二驅(qū)動(dòng)信號(hào)datap〈n>。圖5中，第二級(jí)延時(shí)單元522的第一輸入端和第二輸入端分別與第一級(jí)延時(shí)單兀521第一輸出端和第二輸出端相連,第二級(jí)延時(shí)單兀522的第一輸出端和第二輸出端分別輸出第二級(jí)第一驅(qū)動(dòng)信號(hào)datan〈2>和第二級(jí)第二驅(qū)動(dòng)信號(hào)datap〈2> ；……；第N級(jí)延時(shí)單元52N的第一輸入端和第二輸入端分別與第(N-1)級(jí)延時(shí)單元52 (N-1)的第一輸出端和第二輸出端相連，第N級(jí)延時(shí)單元52N的第一輸出端和第二輸出端分別輸出第N級(jí)第一驅(qū)動(dòng)信號(hào)datan〈N>和第N級(jí)第二驅(qū)動(dòng)信號(hào)datap〈N>。并且,第一級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan〈l>和第二驅(qū)動(dòng)信號(hào)datap〈l>分別與第一輸出單元的第一控制端(即第一輸出單元中的NMOS晶體管ΜΝΓ的柵極)和第二控制端(即第一輸出單元中的PMOS晶體管ΜΡΓ的柵極)相連；第二級(jí)驅(qū)動(dòng)信號(hào)的驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan〈2>和第二級(jí)第二驅(qū)動(dòng)信號(hào)datap〈2>分別與第二輸出單元的第一控制端和第二控制端相連；……；第(N-1)級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan〈N-l>和第(N-1)級(jí)第二驅(qū)動(dòng)信號(hào)datap〈N-l>分別與第(N-1)輸出單元的第一控制端和第二控制端相連?’第N級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan〈N>和第N級(jí)第二驅(qū)動(dòng)信號(hào)datap〈N>分別與第N輸出單元的第一控制端和第二控制端相連。
[0033]圖5中，每級(jí)延時(shí)單元用于將其第一輸入端接收到的一路數(shù)據(jù)信號(hào)延時(shí)，并將延時(shí)后的該路數(shù)據(jù)信號(hào)通過(guò)其第一輸出端輸出，將第二輸入端接收到的另一路數(shù)據(jù)信號(hào)延時(shí)，并將延時(shí)后的該另一路數(shù)據(jù)信號(hào)通過(guò)其第二輸出端輸出，從而使相鄰兩級(jí)驅(qū)動(dòng)信號(hào)存在一定延時(shí)時(shí)間間隔。在圖5所示的實(shí)施例中，每級(jí)延時(shí)單元均包括第一延時(shí)器delayl和第二延時(shí)器delay2，其中，第一延時(shí)器delayl的輸入端與該級(jí)延時(shí)單元的第一輸入端相連，輸出端與該延時(shí)單元的第一輸出端相連；第二延時(shí)器delay2的輸入端與該級(jí)延時(shí)單元的第二輸入端相連，輸出端與該延時(shí)單元的第二輸出端相連，且每級(jí)延時(shí)單元中的第一延時(shí)器delayl和第二延時(shí)器delay2的延時(shí)時(shí)間相等。需要說(shuō)明的是，相鄰兩級(jí)延時(shí)單元中的延時(shí)器的延時(shí)時(shí)間可相等也可不等。
[0034]在其他實(shí)施例中，可以使第一級(jí)延時(shí)單元521的延時(shí)時(shí)間為零，或者也可省略第一級(jí)延時(shí)單元521，而直接使所述延時(shí)模塊520的第一輸入端和第二輸入端接收到的兩路數(shù)據(jù)信號(hào)分別作為所述第一級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan〈l>和第二驅(qū)動(dòng)信號(hào)datap<l> (也可以說(shuō)，使所述邏輯電路510的第一輸出端I和第二輸出端相連2輸出的兩路電平信號(hào)分別作為所述第一級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan〈l>和第一級(jí)第二驅(qū)動(dòng)信號(hào) datap〈l>)。
[0035]為了便于理解本發(fā)明，以下具體介紹圖5中的USB輸出電路的工作過(guò)程。
[0036]當(dāng)邏輯電路510工作時(shí)，若初始數(shù)據(jù)信號(hào)Data由高電平跳變?yōu)榈碗娖剑瑒t邏輯電路510的第一輸出端I輸出的第一路數(shù)據(jù)信號(hào)由低電平跳變?yōu)楦唠娖?，第二輸出?輸出的另一路數(shù)據(jù)信號(hào)也由低電平跳變?yōu)楦唠娖剑鲅訒r(shí)模塊520對(duì)這兩路電平信號(hào)分級(jí)延時(shí)，輸出的第一級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datap〈l>和第二驅(qū)動(dòng)信號(hào)datan〈l>均由低電平跳變?yōu)楦唠娖?，隨后第二級(jí)驅(qū)動(dòng)信號(hào)中的驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datap〈2>和第二驅(qū)動(dòng)信號(hào)datan〈2>均由低電平跳變?yōu)楦唠娖?，……，隨后第N-1級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datap〈N-l>和第N_1級(jí)第二驅(qū)動(dòng)信號(hào)datan〈N_l>均由低電平跳變?yōu)楦唠娖?，隨后第N級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datap〈N>和第N級(jí)第二驅(qū)動(dòng)信號(hào)datan〈N>，均由低電平跳變?yōu)楦唠娖剑灾饌€(gè)驅(qū)動(dòng)各個(gè)輸出單元中的PMOS晶體管ΜΡΓ截止NMOS晶體管麗I’導(dǎo)通，從而使USB輸出信號(hào)Drive out有高電平跳變?yōu)榈碗娖剑唧w如圖4所示，圖4為圖5中的輸出模塊530的輸入/輸出信號(hào)在一個(gè)跳變過(guò)程中的波形圖，圖4示出了初始數(shù)據(jù)信號(hào)Data由高電平跳變?yōu)榈碗娖綍r(shí)，N級(jí)驅(qū)動(dòng)信號(hào)中的第二驅(qū)動(dòng)信號(hào)datap與輸出信號(hào)Driveout的跳變沿波形圖。由于邏輯電路510工作時(shí)每級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan和第二驅(qū)動(dòng)信號(hào)datap的波形完全相同，因此，圖4僅示出了每級(jí)驅(qū)動(dòng)信號(hào)中的第二驅(qū)動(dòng)信號(hào)datap的波形。由于本發(fā)明的USB輸出電路中，相鄰兩級(jí)驅(qū)動(dòng)信號(hào)具有一定的時(shí)間間隔，因此可以逐個(gè)驅(qū)動(dòng)各個(gè)輸出單元中的PMOS晶體管ΜΡΓ截止，NMOS晶體管麗I’導(dǎo)通，從而可以控制USB輸出信號(hào)Drive out由高電平跳變?yōu)榈碗娖?即下降沿)的時(shí)間。
[0037]同理，當(dāng)邏輯電路410工作時(shí)，若初始數(shù)據(jù)信號(hào)data由低電平跳變?yōu)楦唠娖綍r(shí)，本發(fā)明的USB輸出電路也可以控制USB輸出信號(hào)Drive out由低電平跳變?yōu)楦唠娖?即上升沿)的時(shí)間。
[0038]比較圖5和圖3可知，圖5中的輸出信號(hào)Drive out的下降沿與圖3中的輸出信號(hào)Drive out的下降沿的時(shí)間基本相等，但由于圖5中每級(jí)驅(qū)動(dòng)信號(hào)的上升沿的變化都比圖3中的驅(qū)動(dòng)信號(hào)的上升沿的變化快，因此，本發(fā)明中的USB輸出電路可提高抗電源/地的噪聲能力。
[0039]另外，當(dāng)邏輯電路510不工作時(shí)，邏輯電路510的第一輸出端I輸出低電平，第二輸出端2輸出高電平，所述延時(shí)模塊520對(duì)這兩個(gè)電平信號(hào)分級(jí)延時(shí)，其各級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)datan均為低電平,各級(jí)驅(qū)動(dòng)信號(hào)中的第二驅(qū)動(dòng)信號(hào)datap均為高電平,從而使每個(gè)輸出單元的PMOS晶體管MPI’和NMOS晶體管麗I’均截止，從而使所述輸出模塊530不工作。
[0040]需要特別說(shuō)明的是，N的取值與輸出信號(hào)Drive out的跳變沿的目標(biāo)時(shí)間成正比，輸出信號(hào)Drive out的跳變沿的目標(biāo)時(shí)間越大，N的取值越大。本發(fā)明中的USB輸出電路尤其適用于USB2.0(但不僅限于USB2.0)，其可適用于USB2.0中3種不同的輸出電路。
[0041]在本發(fā)明中，“連接”、相連、“連”、“接”等表示電性相連的詞語(yǔ)，如無(wú)特別說(shuō)明，則表示直接或間接的電性連接。本發(fā)明中的“列”或“行”都是廣義上的含義，其既可以指陣列中水平的一排，也可以指垂直的一排。
[0042]需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對(duì)本發(fā)明的【具體實(shí)施方式】所做的任何改動(dòng)均不脫離本發(fā)明的權(quán)利要求書的范圍。相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述【具體實(shí)施方式】。
【權(quán)利要求】
1.一種USB輸出電路,其特征在于,其包括:延時(shí)模塊和輸出模塊， 所述輸出模塊包括N個(gè)輸出單元，每個(gè)輸出單元均包括有串聯(lián)于電源端與接地端之間的PMOS晶體管ΜΡΓ和NMOS晶體管麗I’ ；每個(gè)輸出單元的NMOS晶體管麗I’的柵極作為該輸出單元的第一控制端，PMOS晶體管ΜΡΓ的柵極作為該輸出單元的第二控制端；每個(gè)輸出單元中的PMOS晶體管MPI’和NMOS晶體管麗I’之間的連接節(jié)點(diǎn)O’均與所述輸出模塊的輸出端Drive out相連， 所述延時(shí)模塊的第一輸入端和第二輸入端分別與一數(shù)據(jù)信號(hào)相連，所述延時(shí)模塊用于將其第一輸入端和第二輸入端接收的兩路數(shù)據(jù)信號(hào)進(jìn)行分級(jí)延時(shí)，以輸出N級(jí)驅(qū)動(dòng)信號(hào)，每級(jí)驅(qū)動(dòng)信號(hào)包括第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)，每級(jí)驅(qū)動(dòng)信號(hào)中的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)分別被提供給與該級(jí)驅(qū)動(dòng)信號(hào)對(duì)應(yīng)的一個(gè)輸出單元的第一控制端和第二控制端，相鄰兩級(jí)驅(qū)動(dòng)信號(hào)間存在一定延時(shí)時(shí)間間隔， N為大于等于2的自然數(shù)。
2.根據(jù)權(quán)利要求1所述的USB輸出電路，其特征在于，所述延時(shí)時(shí)間間隔為T，其中10ps ^ T ^ 10ns。
3.根據(jù)權(quán)利要求1所述的USB輸出電路，其特征在于，其還包括邏輯電路， 所述邏輯電路包括輸入端、使能端、第一輸出端I和第二輸出端2，所述邏輯電路的輸入端與初始數(shù)據(jù)信號(hào)相連，其使能端與使能信號(hào)相連，其第一輸出端I和第二輸出端2分別與所述延時(shí)模塊的第一輸入端和第二輸入端相連， 當(dāng)使能信號(hào)非使能所述邏輯電路時(shí)，所述邏輯電路不工作；當(dāng)使能信號(hào)使能所述邏輯電路時(shí)，所述邏輯電路對(duì)初始數(shù)據(jù)信號(hào)進(jìn)行反向，并將反向得到的數(shù)據(jù)信號(hào)通過(guò)第一輸出端I和第二輸出端2同時(shí)輸出。
4.根據(jù)權(quán)利要求3所述的USB輸出電路，其特征在于， 所述使能端包括第一使能端口和第二使能端口，所述使能信號(hào)包括第一使能控制信號(hào)和第二使能控制信號(hào)，第一使能控制信號(hào)與第一使能端口相連，第二使能控制信號(hào)與第二使能端相連，所述第一使能控制信號(hào)和第二使能控制信號(hào)互為反相信號(hào)， 所述邏輯電路不工作時(shí)，邏輯電路的第一輸出端I和第二輸出端2分別輸出預(yù)定電平，以使每個(gè)輸出單元中的PMOS晶體管MPI’和NMOS晶體管麗I’均截止。
5.根據(jù)權(quán)利要求4所述的USB輸出電路，其特征在于，所述邏輯電路還包括與非門NAND和或非門N0R， 所述與非門NAND的第一輸入端與所述第一使能控制信號(hào)相連，其第二輸入端與所述初始數(shù)據(jù)信號(hào)相連，其輸出端與第一輸出端I相連； 所述或非門NOR的第一輸入端與所述第二使能控制信號(hào)相連，其第二輸入端與所述初始數(shù)據(jù)信號(hào)相連，其輸出端與第二輸出端2相連。
6.根據(jù)權(quán)利要求5所述的USB輸出電路，其特征在于， 當(dāng)?shù)谝皇鼓芸刂菩盘?hào)為低電平，第二使能控制信號(hào)為高電平時(shí)，非使能所述邏輯電路，所述邏輯電路不工作； 當(dāng)?shù)谝皇鼓芸刂菩盘?hào)為高電平，第二使能控制信號(hào)為低電平時(shí)，使能所述邏輯電路，所述邏輯電路工作， 當(dāng)所述邏輯電路不工作時(shí)，所述邏輯電路的第一輸出端I輸出的預(yù)定電平為低電平，第二輸出端輸出的預(yù)定電平為高電平。
7.根據(jù)權(quán)利要求1或者3所述的USB輸出電路，其特征在于， 所述延時(shí)模塊包括N級(jí)延時(shí)單元，其中第一級(jí)延時(shí)單元的第一輸入端和第二輸入端分別與所述延時(shí)模塊的第一輸入端和第二輸入端相連，第一級(jí)延時(shí)單兀的第一輸出端和第二輸出端分別輸出第一級(jí)驅(qū)動(dòng)信號(hào)的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)；第η級(jí)延時(shí)單兀的第一輸入端和第二輸入端分別與其相鄰的上一級(jí)延時(shí)單兀的第一輸出端和第二輸出端相連，第η級(jí)延時(shí)單兀的第一輸出端和第二輸出端分別輸出第η級(jí)驅(qū)動(dòng)信號(hào)的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)， 每級(jí)延時(shí)單元用于將其第一輸入端接收到的一路數(shù)據(jù)信號(hào)延時(shí)，并將延時(shí)后的該路數(shù)據(jù)信號(hào)通過(guò)其第一輸出端輸出，將第二輸入端接收到的另一路數(shù)據(jù)信號(hào)延時(shí)，并將延時(shí)后的該另一路數(shù)據(jù)信號(hào)通過(guò)其第二輸出端輸出， 其中，I < η彡N。
8.根據(jù)權(quán)利要求7所述的USB輸出電路，其特征在于， 每級(jí)延時(shí)單元均包括第一延時(shí)器和第二延時(shí)器，其中，第一延時(shí)器的輸入端與該級(jí)延時(shí)單兀的第一輸入端相連，輸出端與該延時(shí)單兀的第一輸出端相連；第二延時(shí)器的輸入端與該級(jí)延時(shí)單元的第二輸入端相連，輸出端與該延時(shí)單元的第二輸出端相連，且每級(jí)延時(shí)單元中的第一延時(shí)器和第二延時(shí)器的延時(shí)時(shí)間相等。
9.根據(jù)權(quán)利要求7所述的USB輸出電路，其特征在于， 所述第一級(jí)延時(shí)單元的延時(shí)時(shí)間為零，或者，省略第一延時(shí)單元而直接將所述延時(shí)模塊的第一輸入端和第二輸入端接收到的兩路數(shù)據(jù)信號(hào)分別作為所述第一級(jí)驅(qū)動(dòng)信號(hào)的第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)。
10.根據(jù)權(quán)利要求1所述的USB輸出電路，其特征在于， 所述USB為USB2.0，每個(gè)輸出單元還包括第一電阻R1’和第二電阻R2’，第一電阻R1’串聯(lián)于該輸出單元的PMOS晶體管ΜΡΓ的漏極與連接節(jié)點(diǎn)O’之間，第二電阻R2’串聯(lián)于該輸出單元的NMOS晶體管麗I’的漏極與連接節(jié)點(diǎn)O’之間。
【文檔編號(hào)】H03K19/0175GK104242905SQ201410444408
【公開日】2014年12月24日 申請(qǐng)日期:2014年9月3日 優(yōu)先權(quán)日:2014年9月3日
【發(fā)明者】彭進(jìn)忠, 戴頡, 莊志青, 職春星 申請(qǐng)人:燦芯半導(dǎo)體(上海)有限公司