本發(fā)明涉及醫(yī)療設(shè)備技術(shù)領(lǐng)域，尤其涉及一種獲取光子到達(dá)探測(cè)器時(shí)間的電路及探測(cè)器。

背景技術(shù)：

在正電子發(fā)射型計(jì)算機(jī)斷層顯像(PET，Positron Emission Computed Tomography)系統(tǒng)中，注入體內(nèi)的放射性核素所發(fā)射出的正電子在人體內(nèi)移動(dòng)大約lmm后將會(huì)與人體內(nèi)的負(fù)電子結(jié)合發(fā)生湮滅輻射，正負(fù)電子湮滅時(shí)產(chǎn)生兩個(gè)能量相同(511keV)但方向相反的γ光子。如圖1所示為正電子湮滅過程示意圖。

這兩個(gè)方向相反的γ光子用相對(duì)放置的兩個(gè)探測(cè)器來(lái)測(cè)量。由于兩個(gè)γ光子在人體內(nèi)的路徑不同，到達(dá)兩個(gè)探測(cè)器的時(shí)間也有一定差別，如果在規(guī)定的時(shí)間窗內(nèi)，探測(cè)器系統(tǒng)探測(cè)到兩個(gè)互成180度的γ光子，則這個(gè)事件被稱之為符合事件。通過對(duì)符合事件進(jìn)行處理及計(jì)算，最終形成診斷需要的PET圖像。

在新型的飛行時(shí)間(TOF，Time of Flight)的PET中，兩個(gè)湮滅輻射的γ光子到達(dá)探測(cè)器的時(shí)間可被測(cè)量和記錄，利用兩個(gè)光子到達(dá)探測(cè)器的時(shí)間差，來(lái)確定湮滅輻射的位置。

現(xiàn)有技術(shù)中，利用延遲芯片和時(shí)間數(shù)字轉(zhuǎn)換器來(lái)獲取光子到達(dá)探測(cè)器的時(shí)間信息，但是，這兩個(gè)獨(dú)立的芯片價(jià)格比較昂貴，而且所占用的電路面積比較大。如果一個(gè)芯片故障，將導(dǎo)致不能準(zhǔn)確獲得光子到達(dá)探測(cè)器的時(shí)間。

技術(shù)實(shí)現(xiàn)要素：

為了解決現(xiàn)有技術(shù)中存在的以上技術(shù)問題，本發(fā)明提供一種獲取光子到達(dá)探測(cè)器時(shí)間的電路及探測(cè)器，能夠準(zhǔn)確獲取光子到達(dá)探測(cè)器的時(shí)間，而且成本較低。

本發(fā)明實(shí)施例提供一種獲取光子到達(dá)探測(cè)器時(shí)間的電路，包括：第一比較器、第二比較器和時(shí)間確定芯片；

所述第一比較器的第一輸入端和第二比較器的第一輸入端均連接輸入信號(hào)，所述第一比較器的第二輸入端連接第一電壓閾值，所述第二比較器的第二輸入端連接第二電壓閾值，所述第一電壓閾值大于所述第二電壓閾值；

所述第一比較器的輸出端連接時(shí)間確定芯片的第一管腳，所述第二比較器的輸出端連接所述時(shí)間確定芯片的第二管腳，所述時(shí)間確定芯片的時(shí)鐘端連接同步時(shí)間信號(hào)；

所述時(shí)間確定芯片，用于在所述同步時(shí)間信號(hào)下對(duì)所述第一比較器的輸出信號(hào)和第二比較器的輸出信號(hào)進(jìn)行邏輯運(yùn)算獲得時(shí)間信息。

優(yōu)選地，所述時(shí)間確定芯片為現(xiàn)場(chǎng)可編程門陣列FPGA。

優(yōu)選地，所述時(shí)間確定芯片包括：與門、第一D觸發(fā)器和以下至少兩個(gè)用于實(shí)現(xiàn)延時(shí)的D觸發(fā)器：第二D觸發(fā)器和第三D觸發(fā)器；

所述第一比較器的輸出端連接所述第二D觸發(fā)器的D輸入端，所述第二D觸發(fā)器的輸出端連接所述第三D觸發(fā)器的D輸入端；

所述第三D觸發(fā)器的輸出端連接所述第一D觸發(fā)器的重置端，所述第一比較器的輸出端連接所述第一D觸發(fā)器的時(shí)鐘端；所述第一D觸發(fā)器的D輸入端連接高電平；

所述第二D觸發(fā)器和第三D觸發(fā)器的時(shí)鐘端均連接同步時(shí)鐘信號(hào)；

所述第二比較器的輸出端連接所述與門的第一輸入端，所述第一D觸發(fā)器的輸出端連接所述與門的第二輸入端；

所述與門的輸出信號(hào)作為所述時(shí)間信息。

優(yōu)選地，所述第一D觸發(fā)器、第二D觸發(fā)器和第三D觸發(fā)器的觸發(fā)方式為上升沿觸發(fā)。

優(yōu)選地，所述第一比較器和第二比較器由現(xiàn)場(chǎng)可編程門陣列FPGA實(shí)現(xiàn)。

優(yōu)選地，所述第一比較器的第一輸入端為正相輸入端，所述第一比較器的第二輸入端為反相輸入端；所述第二比較器的第一輸入端為正相輸入端，所述第二比較器的第二輸入端為反相輸入端。

本發(fā)明實(shí)施例提供一種探測(cè)器，包括所述的獲取光子到達(dá)探測(cè)器時(shí)間的電路。

與現(xiàn)有技術(shù)相比，本發(fā)明至少具有以下優(yōu)點(diǎn)：

時(shí)間確定芯片在同步時(shí)間信號(hào)下，利用D觸發(fā)器對(duì)所述第一比較器的輸出信號(hào)進(jìn)行延遲，使延遲后的第一比較器的輸出信號(hào)和第二比較器的輸出信號(hào)同步，并對(duì)同步后的第一比較器的輸出信號(hào)和第二比較器的輸出信號(hào)進(jìn)行“與”運(yùn)算獲得時(shí)間信息?，F(xiàn)有技術(shù)中是利用延遲芯片進(jìn)行延遲，利用時(shí)間數(shù)字轉(zhuǎn)換器獲得時(shí)間信息，本實(shí)施例中利用一個(gè)時(shí)間確定芯片通過邏輯運(yùn)算就可以獲得時(shí)間信息，節(jié)省了硬件成本和電路的空間，另外，由于第一比較器和第二比較器的輸出信號(hào)直接輸入該時(shí)間確定芯片，即使光電子脈沖信號(hào)的上升沿存在干擾信號(hào)，也不影響獲取時(shí)間的精確度。

附圖說(shuō)明

為了更清楚地說(shuō)明本申請(qǐng)實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請(qǐng)中記載的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其它的附圖。

圖1為正電子湮滅過程示意圖；

圖2為現(xiàn)有技術(shù)提供的獲取時(shí)間的電路；

圖3為Vth和Vtl的示意圖；

圖4為Sin存在干擾時(shí)的波形圖；

圖5為本發(fā)明提供的獲取光子到達(dá)探測(cè)器時(shí)間的電路實(shí)施例一示意圖；

圖6為本發(fā)明提供的時(shí)間確定芯片的示意圖；

圖7為圖5和圖6對(duì)應(yīng)的時(shí)序圖。

具體實(shí)施方式

現(xiàn)有技術(shù)中，為了獲得γ光子到達(dá)探測(cè)器的時(shí)間，利用圖2所示的獲取時(shí)間的電路來(lái)實(shí)現(xiàn)。下面結(jié)合圖2詳細(xì)描述現(xiàn)有技術(shù)中獲取光子到達(dá)探測(cè)器的時(shí)間的原理。

輸入信號(hào)Sin同時(shí)輸入兩個(gè)比較器U2和U3的第一輸入端，其中U2的第二輸入端2連接第一電壓閾值Vth，U3的第二輸入端2連接第二電壓閾值Vtl，Sin、Vth和Vtl的示意圖參見圖3所示。

由于Vtl小于Vth，因此，U3先輸出高電平，U2后輸出高電平，在U3的輸出端連接延遲芯片U4。U4的輸入端連接D觸發(fā)器U1的時(shí)鐘CLK端，U2的輸出端連接D觸發(fā)器U1的D。

當(dāng)D觸發(fā)器U1輸出高電平時(shí)，判斷為有效事件，此時(shí)D觸發(fā)器U1輸出脈沖信號(hào)給時(shí)間數(shù)字轉(zhuǎn)換器(TDC，Time-to-Digital Converter)U5和FPGA芯片U6。

U5用于獲取時(shí)間信息，U6用于產(chǎn)生邏輯復(fù)位信號(hào)給D觸發(fā)器U1復(fù)位，使下一有效事件能夠到達(dá)。同時(shí)，U6還用于讀取U5的時(shí)間信息并上傳給上位機(jī)。

但是，時(shí)間信息經(jīng)過U4延時(shí)和U1鎖存，兩個(gè)分立器件會(huì)產(chǎn)生時(shí)間誤差，從而影響獲得的時(shí)間的精度。同時(shí)由于U4的存在會(huì)造成如圖4所示的干擾信號(hào)。該干擾信號(hào)會(huì)導(dǎo)致U3輸出高電平，誤認(rèn)為這是一個(gè)有效事件。U4的延時(shí)時(shí)間越長(zhǎng)，造成這種誤判的可能性會(huì)越大。另外，延遲芯片U4和時(shí)間數(shù)字轉(zhuǎn)換器芯片的價(jià)格也比較昂貴。

為了使本技術(shù)領(lǐng)域的人員更好地理解本發(fā)明方案，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

參見圖5，提供的獲取光子到達(dá)探測(cè)器時(shí)間的電路實(shí)施例一示意圖。

本實(shí)施例提供的獲取光子到達(dá)探測(cè)器時(shí)間的電路，包括：第一比較器U8、第二比較器U9和時(shí)間確定芯片U12；

所述第一比較器U8的第一輸入端和第二比較器U9的第一輸入端均連接輸入信號(hào)，所述第一比較器U8的第二輸入端連接第一電壓閾值Vth，所述第二比較器U9的第二輸入端連接第二電壓閾值Vtl，所述第一電壓閾值Vth大于所述第二電壓閾值Vtl；

輸入信號(hào)為光電子脈沖信號(hào)，該信號(hào)存在上升沿，因此，該信號(hào)首先會(huì)超過第二電壓閾值Vtl，即第二比較器U9先被觸發(fā)，隨后上升沿會(huì)達(dá)到第一電壓閾值Vth，即第一比較器U8被觸發(fā)。第二電壓閾值Vtl用于光電子脈沖前沿時(shí)刻的甄別。第一電壓閾值Vth用于濾除低能和噪聲。

所述第一比較器U8的輸出端連接時(shí)間確定芯片U12的第一管腳，所述第二比較器U9的輸出端連接所述時(shí)間確定芯片U12的第二管腳，所述時(shí)間確定芯片的時(shí)鐘端連接同步時(shí)間信號(hào)；

所述時(shí)間確定芯片U12，用于在所述同步時(shí)間信號(hào)下對(duì)所述第一比較器U8的輸出信號(hào)和第二比較器U9的輸出信號(hào)進(jìn)行邏輯運(yùn)算獲得時(shí)間信息。

其中，所述時(shí)間確定芯片U12具體可以用于：在所述同步時(shí)間信號(hào)下，利用D觸發(fā)器對(duì)所述第一比較器U8的輸出信號(hào)進(jìn)行延遲，使延遲后的第一比較器U8的輸出信號(hào)和第二比較器U9的輸出信號(hào)同步，并對(duì)同步后的第一比較器U8的輸出信號(hào)和第二比較器U9的輸出信號(hào)進(jìn)行“與”運(yùn)算獲得時(shí)間信息。

需要說(shuō)明的是，所述第一比較器U8的第一輸入端為正相輸入端，所述第一比較器U8的第二輸入端為反相輸入端；所述第二比較器U9的第一輸入端為正相輸入端，所述第二比較器U9的第二輸入端為反相輸入端。這樣可以保證當(dāng)比較器的輸入信號(hào)大于電壓閾值時(shí)，比較器輸出高電平。

可以理解的是，現(xiàn)有技術(shù)中是利用延遲芯片進(jìn)行延遲，利用時(shí)間數(shù)字轉(zhuǎn)換器獲得時(shí)間信息，本實(shí)施例中利用一個(gè)時(shí)間確定芯片通過邏輯運(yùn)算就可以獲得時(shí)間信息，節(jié)省了硬件成本和電路的空間，另外，由于第一比較器和第二比較器的輸出信號(hào)直接輸入該時(shí)間確定芯片，即使光電子脈沖信號(hào)的上升沿存在干擾信號(hào)，也不影響獲取的時(shí)間的精確度。

下面結(jié)合具體實(shí)例對(duì)本發(fā)明提供的方案進(jìn)行進(jìn)一步介紹。可以理解的是，本發(fā)明提供的時(shí)間確定芯片U12可以由現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)來(lái)實(shí)現(xiàn)。這樣本實(shí)施例可以由FPGA一個(gè)芯片完成延遲和時(shí)間確定兩個(gè)功能，而現(xiàn)有技術(shù)中需要延遲芯片時(shí)間數(shù)字轉(zhuǎn)換器兩個(gè)分立器件才能實(shí)現(xiàn)。因此，本實(shí)施例可以節(jié)省硬件成本和電路板的空間。

參見圖6，為本發(fā)明提供的時(shí)間確定芯片的示意圖。

圖6中的U8和U9為圖5中U8和U9的輸出端。

本實(shí)施例提供的時(shí)間確定芯片包括：與門LE～0、第一D觸發(fā)器tLe和以下至少兩個(gè)用于實(shí)現(xiàn)延時(shí)的D觸發(fā)器：第二D觸發(fā)器和第三D觸發(fā)器；

需要說(shuō)明的是，第二D觸發(fā)器和第三D觸發(fā)器用于實(shí)現(xiàn)延時(shí)，用于延時(shí)的D觸發(fā)器的個(gè)數(shù)可以實(shí)際需要延時(shí)的時(shí)間來(lái)選擇，不局限于選擇兩個(gè)D觸發(fā)器，如圖6所示，用于延時(shí)的D觸發(fā)器為6個(gè)，即t[5:0]。6個(gè)D觸發(fā)器級(jí)聯(lián)實(shí)現(xiàn)延時(shí)的功能，即前一個(gè)D觸發(fā)器的輸出端連接下一個(gè)D觸發(fā)器的輸入端。所有D觸發(fā)器的時(shí)鐘端連接同一個(gè)時(shí)鐘信號(hào)。

所述第一比較器U8的第一輸入端和第二比較器U9的第一輸入端均連接輸入信號(hào)Sin，所述第一比較器U8的第二輸入端連接第一電壓閾值Vth，所述第二比較器U9的第二輸入端連接第二電壓閾值Vtl，所述第一電壓閾值Vth大于所述第二電壓閾值Vtl；

以下第二D觸發(fā)器用t[0]表示，第三D觸發(fā)器用t[1]表示。

所述第一比較器U8的輸出端連接所述第二D觸發(fā)器t[0]的D輸入端，所述第二D觸發(fā)器t[0]的輸出端連接所述第三D觸發(fā)器t[1]的D輸入端；

所述第三D觸發(fā)器t[1]輸出端連接所述第一D觸發(fā)器tLe的重置端，所述第一比較器U8的輸出端連接所述第一D觸發(fā)器tLe的時(shí)鐘端；所述第一D觸發(fā)器tLe的D輸入端連接高電平；

所述第二D觸發(fā)器t[0]和第三D觸發(fā)器t[1]的時(shí)鐘端均連接同步時(shí)鐘信號(hào)clk；

需要說(shuō)明的是，同步時(shí)鐘信號(hào)clk是PET系統(tǒng)中的時(shí)鐘信號(hào)，由于PET系統(tǒng)包括多個(gè)探測(cè)器，多個(gè)探測(cè)器的時(shí)鐘信號(hào)需要同步，由PET系統(tǒng)提供統(tǒng)一的同步時(shí)鐘信號(hào)clk。

所述第二比較器U9的輸出端連接所述與門LE～0的第一輸入端，所述第一D觸發(fā)器tLe的輸出端連接所述與門LE～0的第二輸入端；

所述與門LE～0的輸出信號(hào)作為有效事件的鎖存信號(hào)。

下面說(shuō)明圖5和圖6的工作原理。

只有U8和U9同時(shí)輸出高電平，才認(rèn)為是一個(gè)有效事件。但是由于Sin上升沿斜率的存在，U8輸出高電平的時(shí)間比U9輸出高電平的時(shí)間晚，并且U8輸出高電平的寬度小于U9輸出高電平的寬度。確認(rèn)有效事件后需要輸出有效事件的鎖存信號(hào)，直到讀取完這次光電子脈沖信號(hào)對(duì)應(yīng)的時(shí)間數(shù)據(jù)。這樣可以避免Sin的下一個(gè)光電子脈沖進(jìn)入。具體實(shí)現(xiàn)過程如下：

U8一旦輸出高電平，則tLe的時(shí)鐘端被高電平觸發(fā)，由于tLe的D輸入端一直連接高電平，因此，當(dāng)tLe的時(shí)鐘端被高電平觸發(fā)時(shí)則輸出端Q為高電平。tLe輸出高電平的時(shí)間是一次有效事件的時(shí)間，一次有效事件的時(shí)間經(jīng)過D觸發(fā)器使用同步時(shí)鐘clk進(jìn)行延時(shí)。tLe輸出信號(hào)和U9輸出信號(hào)通過LE～0相與作為有效事件的鎖存信號(hào)，以防止下一事件的到達(dá)，此時(shí)間應(yīng)滿足讀取時(shí)間標(biāo)定的信息，同時(shí)滿足略小于U9的信號(hào)時(shí)間，以同時(shí)防止下一事件的不丟失。

為了進(jìn)一步直觀地了解本實(shí)施例提供的技術(shù)方案，下面結(jié)合時(shí)序圖進(jìn)行進(jìn)一步的說(shuō)明。

參見圖7，該圖為圖5和圖6對(duì)應(yīng)的時(shí)序圖。

可以看出，U9先于U8輸出高電平，而且U9高電平結(jié)束的時(shí)間也比U8晚。經(jīng)過級(jí)聯(lián)的D觸發(fā)器延遲以后，目的是把U8高電平的結(jié)束時(shí)間延遲到與U9同時(shí)結(jié)束。即t[5]的下降沿與U9的下降沿同步。

本實(shí)施例提供的獲取光子到達(dá)探測(cè)器時(shí)間的電路，利用D觸發(fā)器級(jí)聯(lián)實(shí)現(xiàn)信號(hào)的延遲，這樣節(jié)省了成本高的延遲芯片，并且利用與門實(shí)現(xiàn)有效事件的鎖存，節(jié)省了成本高的時(shí)間數(shù)字轉(zhuǎn)換器。同時(shí)D觸發(fā)器和與門都可以利用FPGA來(lái)實(shí)現(xiàn)，這樣利用FPGA直接對(duì)第一比較器和第二比較器的信號(hào)進(jìn)行處理，而不是由延遲芯片和時(shí)間數(shù)字轉(zhuǎn)換器兩個(gè)分立器件進(jìn)行延遲和鎖存，由兩個(gè)分立器件實(shí)現(xiàn)容易造成時(shí)間誤差，影響時(shí)間精度。本實(shí)施例提供的電路可以保證獲取有效事件的時(shí)間精度。

需要說(shuō)明的是，第一比較器和第二比較器可以由普通的比較器來(lái)實(shí)現(xiàn)，也可以由FPGA來(lái)實(shí)現(xiàn)。當(dāng)?shù)谝槐容^器和第二比較器由FPGA來(lái)實(shí)現(xiàn)時(shí)，更加節(jié)省了電路的硬件成本和空間，完全由FPGA一個(gè)芯片來(lái)實(shí)現(xiàn)即可。

隨著FPGA技術(shù)的發(fā)展，越來(lái)越多的總線標(biāo)準(zhǔn)出現(xiàn)的引腳功能上。如

GTL+:Vref＝1.0V；

HSTL Class I:Vref＝0.75V；

HSTL Class III:Vref＝0.9V；

HSTL Class IV:Vref＝0.9V；

SSTL2Class I:Vref＝1.25V；

SSTL3Class I:Vref＝1.5V。

需要說(shuō)明的是，GTL+、HSTL Class I、HSTL Class III、HSTL Class IV、SSTL2Class I和SSTL3Class I均為電平標(biāo)準(zhǔn)。

可以通過模擬信號(hào)偏移并放大的方法，來(lái)匹配管腳電平，利用FPGA實(shí)現(xiàn)比較器的功能。

例如：可以將模擬信號(hào)偏移0.95V，將信號(hào)接入到GTL管腳，替代Vtl比較器，同樣再將模擬信號(hào)接入SSTL2管腳，替代Vth的比較器。相當(dāng)于Vtl和Vth閾值分別為0.05V和0.3V。

基于以上實(shí)施例提供的獲取光子到達(dá)探測(cè)器時(shí)間的電路，本發(fā)明還提供一種探測(cè)器，該探測(cè)器包括以上實(shí)施例所述的電路，可以準(zhǔn)確獲取光子到達(dá)探測(cè)器的時(shí)間。從而有效形成圖像。

以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。