1.一種獲取光子到達探測器時間的電路，其特征在于，包括：第一比較器、第二比較器和時間確定芯片；
所述第一比較器的第一輸入端和第二比較器的第一輸入端均連接輸入信號，所述第一比較器的第二輸入端連接第一電壓閾值，所述第二比較器的第二輸入端連接第二電壓閾值，所述第一電壓閾值大于所述第二電壓閾值；
所述第一比較器的輸出端連接時間確定芯片的第一管腳，所述第二比較器的輸出端連接所述時間確定芯片的第二管腳，所述時間確定芯片的時鐘端連接同步時間信號；
所述時間確定芯片，用于在所述同步時間信號下對所述第一比較器的輸出信號和第二比較器的輸出信號進行邏輯運算獲得時間信息。
2.根據(jù)權(quán)利要求1所述的獲取光子到達探測器時間的電路，其特征在于，所述時間確定芯片為現(xiàn)場可編程門陣列FPGA。
3.根據(jù)權(quán)利要求2所述的獲取光子到達探測器時間的電路，其特征在于，所述時間確定芯片包括：與門、第一D觸發(fā)器和以下至少兩個用于實現(xiàn)延時的D觸發(fā)器：第二D觸發(fā)器和第三D觸發(fā)器；
所述第一比較器的輸出端連接所述第二D觸發(fā)器的D輸入端，所述第二D觸發(fā)器的輸出端連接所述第三D觸發(fā)器的D輸入端；
所述第三D觸發(fā)器的輸出端連接所述第一D觸發(fā)器的重置端，所述第一比較器的輸出端連接所述第一D觸發(fā)器的時鐘端；所述第一D觸發(fā)器的D輸入端連接高電平；
所述第二D觸發(fā)器和第三D觸發(fā)器的時鐘端均連接同步時鐘信號；
所述第二比較器的輸出端連接所述與門的第一輸入端，所述第一D觸發(fā)器的輸出端連接所述與門的第二輸入端；
所述與門的輸出信號作為所述時間信息。
4.根據(jù)權(quán)利要求3所述的獲取光子到達探測器時間的電路，其特征在于，所述第一D觸發(fā)器、第二D觸發(fā)器和第三D觸發(fā)器的觸發(fā)方式為上升沿觸發(fā)。
5.根據(jù)權(quán)利要求1-4任一項所述的獲取光子到達探測器時間的電路，其特征在于，所述第一比較器和第二比較器由現(xiàn)場可編程門陣列FPGA實現(xiàn)。
6.根據(jù)權(quán)利要求1所述的獲取光子到達探測器時間的電路，其特征在于，所述第一比較器的第一輸入端為正相輸入端，所述第一比較器的第二輸入端為反相輸入端；所述第二比較器的第一輸入端為正相輸入端，所述第二比較器的第二輸入端為反相輸入端。
7.一種探測器，其特征在于，包括權(quán)利要求1-6任一項所述的獲取光子到達探測器時間的電路。