本公開涉及靜態(tài)隨機存取存儲器(sram)結構，更具體地涉及具有保持模式(retention?mode)功率控制電路的sram結構的實施例。

背景技術：

1、sram結構具有各種操作模式，包括但不限于執(zhí)行讀寫操作的操作模式(本文中也稱為功能模式)和保持先前存儲的數據的保持模式。在典型的sram結構中，sram基元(cell)均連接到一對基元供電電壓線，該對基元供電電壓線包括設置為處于正基元供電電壓(vcs)的一條和連接到地(vss)的另一條。vcs和vss之差相對較大，以便于穩(wěn)健的讀寫操作。然而，vcs和vss之間的這種巨大差值可能與保持模式期間的顯著泄漏電流相關聯(lián)。

技術實現(xiàn)思路

1、本文公開了存儲器結構的實施例。該存儲器結構可以包括存儲器基元的陣列。所述存儲器結構還可以包括連接到存儲器基元的第一基元供電電壓線。所述第一基元供電電壓線可以處于等于或高于地(即，高于地電壓)的第一基元供電電壓。所述存儲器結構還可以包括編程電路。所述編程電路可以包括具有不同閾值電壓的多個晶體管。這些晶體管可以連接到地，并且還能夠分別通過開關連接到所述第一基元供電電壓線。

2、在一些實施例中，所述存儲器結構可以包括存儲器基元的陣列。所述存儲器結構還可以包括連接到所述存儲器基元的第一基元供電電壓線。所述第一基元供電電壓線可以處于等于或高于地的第一基元供電電壓。所述存儲器結構還可以包括編程電路。所述編程電路可以包括具有不同閾值電壓的多個晶體管。這些晶體管可以連接到地，并且還能夠通過開關分別連接到所述第一基元供電電壓線。所述存儲器結構還可以是絕緣體上半導體結構。在這種情況下，所述存儲器結構還可以包括半導體襯底、位于所述半導體襯底中并且被連接以接收偏置電壓的阱區(qū)、以及位于阱區(qū)上方的所述半導體襯底上的絕緣體層。所述晶體管可以位于所述絕緣體層上并在所述阱區(qū)上方對齊。

3、在一些實施例中，所述存儲器結構可以包括存儲器基元的陣列。所述存儲器結構還可以包括連接到所述存儲器基元的第一基元供電電壓線。所述第一基元供電電壓線可以處于等于或高于地的第一基元供電電壓。所述存儲器結構還可以包括編程電路。所述編程電路可以包括具有不同閾值電壓的多個晶體管。這些晶體管可以連接到地，并且還能夠通過開關分別連接到所述第一基元供電電壓線。所述存儲器結構還可以是絕緣體上半導體結構。在這種情況下，所述存儲器結構還可以包括半導體襯底、位于所述半導體襯底中并且被連接以接收偏置電壓的第一n阱、位于所述半導體襯底中并且與所述第一阱隔離開的第二n阱、以及位于所述第一n阱和所述第二n阱上方的所述半導體襯底上的絕緣體層。所述晶體管可以位于所述絕緣體層上，并且可以至少包括：在所述半導體襯底中，在所述第一n阱上方對齊的兩個n溝道場效應晶體管和在所述第二n阱上方對齊的兩個p溝道場效應晶體。

4、應當注意，以上
技術實現(xiàn)要素：
中提到的公開實施例的所有方面、示例和特征可以以任何技術上可能的方式進行組合。也就是說，任何公開實施例的兩個或更多個方面，包括在本發(fā)明內容部分中描述的那些方面，可以被組合以形成在此未具體描述的實施方式。一個或多個實施方式的細節(jié)在附圖和下面的描述中闡述。其他特征、目的和優(yōu)點將從說明書和附圖以及權利要求中顯而易見。

技術特征：

1.一種結構，包括：

2.根據權利要求1所述的結構，其中，所述存儲器基元包括靜態(tài)隨機存取存儲器基元。

3.根據權利要求1所述的結構，還包括：第二基元供電電壓線，其連接到所述存儲器基元并處于高于所述第一基元供電電壓的第二基元供電電壓。

4.根據權利要求1所述的結構，其中，所述晶體管包括：

5.根據權利要求1所述的結構，其中，所述晶體管位于半導體襯底中的阱區(qū)上方的絕緣體層上，并且其中，所述阱區(qū)被連接以接收偏置電壓。

6.根據權利要求5所述的結構，還包括控制器，所述控制器向所述開關輸出對應的使能信號，其中，在保持模式下，所述對應的使能信號之一使所述開關之一將所述晶體管之一電連接到所述第一基元供電電壓線，以對所述第一基元供電電壓進行編程，并且其中，所述控制器還使所述阱區(qū)接收特定偏置電壓，以進一步調整所述第一基元供電電壓。

7.根據權利要求6所述的結構，

8.根據權利要求7所述的結構，其中，所述開關和所述附加開關包括n溝道場效應晶體管。

9.根據權利要求7所述的結構，其中，所述開關和所述附加開關包括p溝道場效應晶體管。

10.根據權利要求1所述的結構，還包括：所述編程電路的多個例元，其連接到所述第一基元供電電壓線的不同部分。

11.一種結構，包括：

12.根據權利要求11所述的結構，其中，所述存儲器基元包括靜態(tài)隨機存取存儲器基元。

13.根據權利要求11所述的結構，還包括第二基元供電電壓線，其連接到所述存儲器基元并處于高于所述第一基元供電電壓的第二基元供電電壓。

14.根據權利要求11所述的結構，其中，所述晶體管包括：

15.根據權利要求11所述的結構，還包括控制器，所述控制器向所述開關輸出對應的使能信號，其中，在保持模式下，所述對應的使能信號之一使所述開關之一將所述晶體管之一電連接到所述第一基元供電電壓線，以對所述第一基元供電電壓進行編程，并且其中，所述控制器還使所述阱區(qū)接收特定偏置電壓，以進一步調整所述第一基元供電電壓。

16.根據權利要求15所述的結構，

17.根據權利要求16所述的結構，其中，所述開關和所述附加開關包括n溝道場效應晶體管。

18.根據權利要求16所述的結構，其中，所述開關和所述附加開關包括p溝道場效應晶體管。

19.根據權利要求11所述的結構，還包括：所述編程電路的多個例元，其連接到所述第一基元供電電壓線的不同部分。

20.一種結構，包括：

技術總結
本公開涉及包括低基元供電電壓編程電路的存儲器結構。所公開的存儲器結構包括連接到第一和第二基元供電電壓線的存儲器基元。編程電路能夠對第一基元供電電壓線上的低基元供電電壓(Vcsl)進行編程，并且包括具有不同閾值電壓的晶體管，這些晶體管連接到地并且還能夠經由開關連接到第一基元供電電壓線。編程電路還可以包括連接在地與第一基元供電電壓線之間的附加開關。在操作模式下，第一基元供電電壓線經由附加開關被放電至地。在保持模式下，編程電路的晶體管之一通過對應的開關連接到第一基元供電電壓線以對Vcsl進行編程?？蛇x地，存儲器結構可以在FDSOI中實現(xiàn)，并且編程電路的晶體管也可以被背偏置，以微調Vcsl。

技術研發(fā)人員：N·K·賈恩,M·拉希德
受保護的技術使用者：格芯（美國）集成電路科技有限公司
技術研發(fā)日：
技術公布日：2025/5/15