本申請涉及但不限于半導(dǎo)體技術(shù)，尤指一種存儲器系統(tǒng)、主存儲器、計(jì)算機(jī)架構(gòu)及內(nèi)存訪問方法。

背景技術(shù)：

1、對于大多數(shù)設(shè)備，特別是對于高性能設(shè)備而言，插入諸如高速緩沖存儲器這樣的與應(yīng)用處理器(ap)內(nèi)聯(lián)的存儲器可以改善延遲和帶寬。

2、在一種存儲器系統(tǒng)中，應(yīng)用處理器芯片(ap?die)連接到具有較寬帶寬的內(nèi)存，由ap來控制內(nèi)存芯片(memory?die)而無需額外的物理層，這種存儲器系統(tǒng)可以提供更高的性能并減少功耗。但是，當(dāng)ap從高帶寬內(nèi)存中獲取數(shù)據(jù)時(shí)，需要花費(fèi)時(shí)間和功耗在內(nèi)存輸入/輸出(i/o)和控制電路上，使得存儲器系統(tǒng)的性能表現(xiàn)不佳。

技術(shù)實(shí)現(xiàn)思路

1、本申請?zhí)峁┮环N存儲器系統(tǒng)、主存儲器、計(jì)算機(jī)架構(gòu)及內(nèi)存訪問方法，能夠具有更高的性能和更低的功耗，在系統(tǒng)級別上更好地節(jié)省總功耗。

2、本發(fā)明實(shí)施例提供了一種存儲器系統(tǒng)，包括：應(yīng)用處理器ap芯片、一個以上內(nèi)存芯片；其中，

3、所述ap芯片和一個以上所述內(nèi)存芯片集成在同一硅芯片上；

4、各所述內(nèi)存芯片中的內(nèi)存輸入/輸出i/o和內(nèi)存控制電路設(shè)置在所述ap芯片上；

5、所述ap芯片通過所述內(nèi)存i/o和所述內(nèi)存控制電路訪問對應(yīng)的內(nèi)存芯片。

6、在一種示例性實(shí)例中，所述ap芯片和一個以上所述內(nèi)存芯片封裝為一個系統(tǒng)級封裝sip。

7、在一種示例性實(shí)例中，所述ap芯片和一個以上所述內(nèi)存芯片通過以下任意一種工藝實(shí)現(xiàn)封裝：

8、混合鍵合工藝、凸點(diǎn)工藝、直接鍵合工藝、硅通孔tsv工藝。

9、在一種示例性實(shí)例中，所述內(nèi)存芯片包括兩個以上；所述兩個以上內(nèi)存芯片通過混合鍵合工藝、凸點(diǎn)工藝、直接鍵合工藝或硅通孔tsv工藝中的至少一種工藝進(jìn)行堆疊。

10、在一種示例性實(shí)例中，所述內(nèi)存芯片為高帶寬存儲器。

11、在一種示例性實(shí)例中，所述內(nèi)存芯片為動態(tài)隨機(jī)存取存儲器dram。

12、本申請實(shí)施例還提供一種主存儲器，包括：集成在同一硅芯片上的ap和一個以上dram、存儲控制器、時(shí)鐘產(chǎn)生電路、鎖相環(huán)，以及高速緩存存儲器；其中，

13、對應(yīng)每個所述dram的內(nèi)存i/o和內(nèi)存控制電路設(shè)置在所述ap中，所述ap通過所述內(nèi)存i/o和所述內(nèi)存控制電路訪問對應(yīng)的dram；

14、時(shí)鐘產(chǎn)生電路，用于生成基本時(shí)鐘信號并輸出給鎖相環(huán)；

15、鎖相環(huán)，用于將來自時(shí)鐘產(chǎn)生電路的基本時(shí)鐘信號穩(wěn)定在預(yù)定的頻率和相位，向各所述內(nèi)存控制電路輸出調(diào)整后的時(shí)鐘信號；

16、高速緩存存儲器，用于存儲所述ap需要處理的數(shù)據(jù)、指令和中間結(jié)果；

17、存儲控制器，用于負(fù)責(zé)協(xié)調(diào)所述ap與所述dram之間的通信。

18、在一種示例性實(shí)例中，所述存儲控制器用于：

19、從所述高速緩存存儲器中讀取數(shù)據(jù)，并與所述內(nèi)存控制電路協(xié)同工作，在所述內(nèi)存i/o上將數(shù)據(jù)傳遞給所述對應(yīng)dram，或者將來自所述對應(yīng)的dram的數(shù)據(jù)寫入所述高速緩存存儲器。

20、在一種示例性實(shí)例中，所述主存儲器為雙列直插主存儲器。

21、本申請實(shí)施例再提供一種計(jì)算機(jī)架構(gòu)，包括：一個以上中央處理單元cpu，一個以上主存儲器；

22、所述主存儲器用于存儲程序和數(shù)據(jù)，以供cpu進(jìn)行讀寫操作，所述主存儲器包括以上權(quán)利要求7-10任一項(xiàng)所述的主存儲器；

23、所述cpu被耦合到系統(tǒng)總線，且與所述計(jì)算機(jī)架構(gòu)中所包括的組成部件互耦。

24、在一種示例性實(shí)例中，還包括以下任一或任意項(xiàng)組合：

25、一個以上輔助存儲器、一個以上輸入/輸出設(shè)備、一個以上網(wǎng)絡(luò)接口設(shè)備、一個以上顯示器，以及一個以上擴(kuò)展設(shè)備，以及i/o總線與所述系統(tǒng)總線之間的連接單元。

26、在一種示例性實(shí)例中，所述計(jì)算機(jī)架構(gòu)中包括所述輔助存儲器；所述輔助存儲器包括：固態(tài)硬盤ssd和/或硬盤驅(qū)動器hdd。

27、本申請實(shí)施例又提供一種內(nèi)存訪問方法，包括：

28、ap芯片通過內(nèi)存i/o和內(nèi)存控制電路訪問對應(yīng)的內(nèi)存芯片；

29、其中，ap芯片和一個以上內(nèi)存芯片集成在同一硅芯片上，內(nèi)存芯片中的內(nèi)存i/o和內(nèi)存控制電路設(shè)置在ap芯片上。

30、在一種示例性實(shí)例中，所述ap芯片通過內(nèi)存i/o和內(nèi)存控制電路訪問對應(yīng)的內(nèi)存芯片，包括：

31、所述ap芯片發(fā)送指令給所述ap芯片內(nèi)部的所述內(nèi)存控制電路，所述內(nèi)存控制電路解析指令，并將解析得到的控制信息經(jīng)控制總線傳送給所述內(nèi)存芯片；所述內(nèi)存芯片根據(jù)控制信息，通過所述內(nèi)存i/o讀寫數(shù)據(jù)。

32、本申請實(shí)施例中，將原本在內(nèi)存芯片內(nèi)消耗時(shí)間和功耗的內(nèi)存i/o和內(nèi)存控制電路遷移到ap芯片內(nèi)部，使得內(nèi)存芯片實(shí)現(xiàn)了以更寬的帶寬、更低的延遲和功耗向ap芯片提供數(shù)據(jù)，同時(shí)，ap芯片就像響應(yīng)速度更高的內(nèi)存一樣，表現(xiàn)出了更高的性能，在系統(tǒng)級別上更好地節(jié)省了總功耗。

33、本發(fā)明的其它特征和優(yōu)點(diǎn)將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實(shí)施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點(diǎn)可通過在說明書、權(quán)利要求書以及附圖中所特別指出的結(jié)構(gòu)來實(shí)現(xiàn)和獲得。

技術(shù)特征：

1.一種存儲器系統(tǒng)，其特征在于，包括：應(yīng)用處理器ap芯片、一個以上內(nèi)存芯片；其中，

2.根據(jù)權(quán)利要求1所述的存儲器系統(tǒng)，其中，所述ap芯片和一個以上所述內(nèi)存芯片封裝為一個系統(tǒng)級封裝sip。

3.根據(jù)權(quán)利要求2所述的存儲器系統(tǒng)，其中，所述ap芯片和一個以上所述內(nèi)存芯片通過以下任意一種工藝實(shí)現(xiàn)封裝：

4.根據(jù)權(quán)利要求2所述的存儲器系統(tǒng)，其中，所述內(nèi)存芯片包括兩個以上；所述兩個以上內(nèi)存芯片通過混合鍵合工藝、凸點(diǎn)工藝、直接鍵合工藝、或硅通孔tsv工藝中的至少一種工藝進(jìn)行堆疊。

5.根據(jù)權(quán)利要求1-4任一項(xiàng)所述的存儲器系統(tǒng)，其中，所述內(nèi)存芯片為高帶寬存儲器。

6.根據(jù)權(quán)利要求1-4任一項(xiàng)所述的存儲器系統(tǒng)，其中，所述內(nèi)存芯片為動態(tài)隨機(jī)存取存儲器dram。

7.一種主存儲器，其特征在于，包括：集成在同一硅芯片上的ap和一個以上dram、存儲控制器、時(shí)鐘產(chǎn)生電路、鎖相環(huán)，以及高速緩存存儲器；其中，

8.根據(jù)權(quán)利要求7所述的主存儲器，其中，所述存儲控制器用于：

9.根據(jù)權(quán)利要求7或8所述的主存儲器，其中，所述主存儲器為雙列直插主存儲器。

10.一種計(jì)算機(jī)架構(gòu)，其特征在于，包括：一個以上中央處理單元cpu，一個以上主存儲器；

11.根據(jù)權(quán)利要求11所述的計(jì)算機(jī)架構(gòu)，還包括以下任一或任意項(xiàng)組合：

12.根據(jù)權(quán)利要求11所述的計(jì)算機(jī)架構(gòu)，其中，所述計(jì)算機(jī)架構(gòu)中包括所述輔助存儲器；所述輔助存儲器包括：固態(tài)硬盤ssd和/或硬盤驅(qū)動器hdd。

13.一種內(nèi)存訪問方法，其特征在于，包括：

14.根據(jù)權(quán)利要求13所述的內(nèi)存訪問方法，其中，所述ap芯片通過內(nèi)存i/o和內(nèi)存控制電路訪問對應(yīng)的內(nèi)存芯片，包括：

技術(shù)總結(jié)
本申請公開了一種存儲器系統(tǒng)、主存儲器、計(jì)算機(jī)架構(gòu)及內(nèi)存訪問方法，將原本在內(nèi)存芯片內(nèi)消耗時(shí)間和功耗的內(nèi)存I/O和內(nèi)存控制電路遷移到AP芯片內(nèi)部，使得內(nèi)存芯片實(shí)現(xiàn)了以更寬的帶寬、更低的延遲和功耗向AP芯片提供數(shù)據(jù)，同時(shí)，AP芯片就像響應(yīng)速度更高的內(nèi)存一樣，表現(xiàn)出了更高的性能，在系統(tǒng)級別上更好地節(jié)省了總功耗。

技術(shù)研發(fā)人員：李相惇,康卜文
受保護(hù)的技術(shù)使用者：北京超弦存儲器研究院
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/15