本申請(qǐng)屬于半導(dǎo)體芯片，尤其涉及一種存儲(chǔ)裝置、存儲(chǔ)裝置的操作方法及存儲(chǔ)系統(tǒng)。

背景技術(shù)：

1、nand閃存是一種具有數(shù)據(jù)非易失性、讀寫(xiě)速度快、低功耗、使用壽命長(zhǎng)等特性的存儲(chǔ)裝置，被廣泛應(yīng)用于各種電子產(chǎn)品，例如移動(dòng)電話(huà)、計(jì)算機(jī)、智能傳感器、定位設(shè)備等。隨著消費(fèi)者對(duì)電子產(chǎn)品的性能和可靠性的要求提高，市場(chǎng)對(duì)nand閃存(存儲(chǔ)裝置)的讀取速度、寫(xiě)入(也可以稱(chēng)為編程)速度、功耗、使用壽命等提出了更高要求。

技術(shù)實(shí)現(xiàn)思路

1、本申請(qǐng)公開(kāi)的實(shí)施例提供了一種存儲(chǔ)裝置、存儲(chǔ)裝置的操作方法及存儲(chǔ)系統(tǒng)，用于降低存儲(chǔ)裝置的功耗。

2、為達(dá)到上述目的，本申請(qǐng)的實(shí)施例采用如下技術(shù)方案：

3、第一方面，提供一種存儲(chǔ)裝置，存儲(chǔ)裝置包括存儲(chǔ)陣列和耦接到存儲(chǔ)陣列的外圍電路；存儲(chǔ)陣列包括存儲(chǔ)單元和與存儲(chǔ)單元耦接的位線(xiàn)；外圍電路包括頁(yè)緩沖器，頁(yè)緩沖器包括：感測(cè)節(jié)點(diǎn)，以及；充放電電路，耦接至感測(cè)節(jié)點(diǎn)，充放電電路的第一端用于輸入第一電壓，充放電電路的第二端用于輸入第二電壓，充放電電路的第三端耦接到位線(xiàn)，第一電壓低于第二電壓；充放電電路被配置為將感測(cè)節(jié)點(diǎn)充電至第一電壓后，將感測(cè)節(jié)點(diǎn)充電至第二電壓。

4、本申請(qǐng)的充放電電路在對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電時(shí)，先由充放電電路的第一端輸入第一電壓，從而將感測(cè)節(jié)點(diǎn)充電到第一電壓；在此期間，對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電的功耗由第一電壓決定。同時(shí)為了保障后續(xù)操作(例如感測(cè)操作)的準(zhǔn)確性，后由充放電電路的第二端輸入第二電壓，進(jìn)而將感測(cè)節(jié)點(diǎn)從第一電壓充電到第二電壓；在此期間，對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電的功耗由第二電壓決定。由于第一電壓小于第二電壓，因此在充放電電路的第一端輸入第一電壓期間，感測(cè)節(jié)點(diǎn)的充電功耗更小。本申請(qǐng)?jiān)趯?duì)感測(cè)節(jié)點(diǎn)充電時(shí)，可以降低部分時(shí)間段內(nèi)感測(cè)節(jié)點(diǎn)的充電功耗，進(jìn)而降低存儲(chǔ)裝置的功耗。

5、在一些實(shí)施例中，充放電電路還被配置為對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行放電，從而根據(jù)感測(cè)節(jié)點(diǎn)放電后的電壓執(zhí)行后續(xù)的感測(cè)操作。

6、在一些實(shí)施例中，充放電電路包括充電電路和放電電路。充電電路的第一端耦接到充放電電路的第一端，用于輸入第一電壓；充電電路的第二端耦接到充放電電路的第二端，用于輸入第二電壓；充電電路的第三端耦接到頁(yè)緩沖器電路的感測(cè)節(jié)點(diǎn)，從而對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行放電。放電電路的第一端耦接到充放電電路的第三端，放電電路的第二端耦接到頁(yè)緩沖器電路的感測(cè)節(jié)點(diǎn)，即感測(cè)節(jié)點(diǎn)通過(guò)放電電路耦接到位線(xiàn)。充電電路對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電后，由放電電路對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行放電。

7、在一些實(shí)施例中，充電電路包括第一晶體管、第二晶體管、第三晶體管和第四晶體管；第一晶體管的第一受控端耦接到充電電路的第一端，第二晶體管的第一受控端耦接到充電電路的第二端；第一晶體管的第二受控端和第二晶體管的第二受控端均耦接到第三晶體管的第一受控端，第三晶體管的第二受控端耦接到第四晶體管的第一受控端，第四晶體管的第二受控端耦接到充電電路的第三端。當(dāng)導(dǎo)通第一晶體管、第三晶體管和第四晶體管時(shí)，對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電的功耗由第一電壓決定；當(dāng)導(dǎo)通第二晶體管、第三晶體管和第四晶體管時(shí)，對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電的功耗由第二電壓決定。

8、在一些實(shí)施例中，外圍電路還包括控制邏輯電路，控制邏輯電路分別耦接到第一晶體管的控制端、第二晶體管的控制端以及第四晶體管的控制端。即，控制邏輯電路控制第一晶體管、第二晶體管以及第四晶體管的通斷。

9、在一些實(shí)施例中，放電電路包括第五晶體管和第六晶體管，第五晶體管的第一受控端耦接到放電電路的第一端，第五晶體管的第二受控端耦接到第六晶體管的第一受控端，第六晶體管的第二受控端耦接到放電電路的第二端。當(dāng)導(dǎo)通第五晶體管和第六晶體管時(shí)，感測(cè)節(jié)點(diǎn)的電壓施加到位線(xiàn)；若此時(shí)充電電路停止對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電，則感測(cè)節(jié)點(diǎn)通過(guò)放電電路進(jìn)行放電。

10、在一些實(shí)施例中，外圍電路還包括控制邏輯電路，控制邏輯電路分別耦接到第五晶體管的控制端和第六晶體管的控制端。即，控制邏輯電路控制第五晶體管和第六晶體管的通斷。

11、在一些實(shí)施例中，頁(yè)緩沖器還包括多個(gè)鎖存器電路，多個(gè)鎖存器電路均耦接到感測(cè)節(jié)點(diǎn)；多個(gè)鎖存器電路中晶體管的柵極電介質(zhì)厚度在小于充放電電路中晶體管的柵極電介質(zhì)厚度。降低晶體管的柵極電介質(zhì)厚度，在一定程度上可以縮小晶體管的尺寸，以縮小鎖存器電路的尺寸，最終縮小外圍電路的尺寸，從而在閃存芯片尺寸不變的情況下，可以增大存儲(chǔ)陣列的尺寸。

12、在一些實(shí)施例中，多個(gè)鎖存器電路中包括感測(cè)鎖存器，感測(cè)鎖存器被配置為經(jīng)過(guò)放電時(shí)長(zhǎng)，根據(jù)感測(cè)節(jié)點(diǎn)的電壓值鎖存存儲(chǔ)單元是否通過(guò)編程驗(yàn)證的信息。

13、在一些實(shí)施例中，充放電電路中晶體管的柵極電介質(zhì)厚度在大于4nm且小于10nm。從而保障充放電電路中的晶體管能夠承受較高的電壓。

14、在一些實(shí)施例中，第一電壓為1.2v，第二電壓為2v，能夠保障后續(xù)操作準(zhǔn)確性的前提下，盡可能的降低對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電的功耗。

15、第二方面，提供一種存儲(chǔ)裝置的操作方法，存儲(chǔ)裝置包括存儲(chǔ)陣列和耦接到存儲(chǔ)陣列的外圍電路；存儲(chǔ)陣列包括存儲(chǔ)單元和與存儲(chǔ)單元耦接的位線(xiàn)，外圍電路包括頁(yè)緩沖器；操作方法包括：在對(duì)頁(yè)緩沖器中的感測(cè)節(jié)點(diǎn)進(jìn)行充電的階段，頁(yè)緩沖器中的充放電電路將感測(cè)節(jié)點(diǎn)充電至第一電壓；充放電電路將感測(cè)節(jié)點(diǎn)充電至第二電壓，第一電壓低于第二電壓。

16、在一些實(shí)施例中，操作方法還包括：充放電電路對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行放電；經(jīng)過(guò)放電時(shí)長(zhǎng)，頁(yè)緩沖器中的感測(cè)鎖存器根據(jù)感測(cè)節(jié)點(diǎn)的電壓值鎖存存儲(chǔ)單元是否通過(guò)編程驗(yàn)證的信息。

17、在一些實(shí)施例中，充放電電路包括充電電路；將感測(cè)節(jié)點(diǎn)充電至第一電壓，包括：導(dǎo)通充電電路中的第一晶體管、第三晶體管和第四晶體管，并關(guān)斷充電電路中的第二晶體管。

18、在一些實(shí)施例中，將感測(cè)節(jié)點(diǎn)充電至第二電壓，包括：導(dǎo)通第二晶體管、第三晶體管和第四晶體管，并關(guān)斷第一晶體管。

19、在一些實(shí)施例中，充放電電路包括放電電路；充放電電路對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行放電，包括：導(dǎo)通放電電路中的第五晶體管和第六晶體管。

20、第三方面，提供一種存儲(chǔ)系統(tǒng)，包括存儲(chǔ)器控制器和上述第一方面中的存儲(chǔ)裝置，存儲(chǔ)器控制器被配置為控制存儲(chǔ)裝置。

21、第四方面，提供一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)有計(jì)算機(jī)可執(zhí)行指令；計(jì)算機(jī)可執(zhí)行指令被執(zhí)行后，能夠?qū)崿F(xiàn)上述第二方面中的任一項(xiàng)方法。

22、第五方面，提供一種計(jì)算機(jī)設(shè)備，包括處理器，以及與處理器耦合的可讀存儲(chǔ)介質(zhì)，可讀存儲(chǔ)介質(zhì)存儲(chǔ)可執(zhí)行指令，當(dāng)可執(zhí)行指令被處理器執(zhí)行時(shí)，能夠?qū)崿F(xiàn)上述第二方面中的任一項(xiàng)方法。

23、可以理解地，第二方面至第五方面的技術(shù)效果參照第一方面及其任一實(shí)施方式的技術(shù)效果，在此不再重復(fù)。

技術(shù)特征：

1.一種存儲(chǔ)裝置，其特征在于，包括存儲(chǔ)陣列和耦接到所述存儲(chǔ)陣列的外圍電路；所述存儲(chǔ)陣列包括存儲(chǔ)單元和與所述存儲(chǔ)單元耦接的位線(xiàn)；

2.根據(jù)權(quán)利要求1所述的存儲(chǔ)裝置，其特征在于，所述充放電電路還被配置為對(duì)所述感測(cè)節(jié)點(diǎn)進(jìn)行放電。

3.根據(jù)權(quán)利要求2所述的存儲(chǔ)裝置，其特征在于，所述充放電電路包括：

4.根據(jù)權(quán)利要求3所述的存儲(chǔ)裝置，其特征在于，所述充電電路包括第一晶體管、第二晶體管、第三晶體管和第四晶體管；

5.根據(jù)權(quán)利要求4所述的存儲(chǔ)裝置，其特征在于，所述外圍電路還包括控制邏輯電路，所述控制邏輯電路分別耦接到所述第一晶體管的控制端、所述第二晶體管的控制端以及所述第四晶體管的控制端。

6.根據(jù)權(quán)利要求3所述的存儲(chǔ)裝置，其特征在于，所述放電電路包括第五晶體管和第六晶體管，所述第五晶體管的第一受控端耦接到所述放電電路的第一端，所述第五晶體管的第二受控端耦接到所述第六晶體管的第一受控端，所述第六晶體管的第二受控端耦接到所述放電電路的第二端。

7.根據(jù)權(quán)利要求6所述的存儲(chǔ)裝置，其特征在于，所述外圍電路還包括控制邏輯電路，所述控制邏輯電路分別耦接到所述第五晶體管的控制端和所述第六晶體管的控制端。

8.根據(jù)權(quán)利要求1所述的存儲(chǔ)裝置，其特征在于，所述頁(yè)緩沖器還包括多個(gè)鎖存器電路，多個(gè)所述鎖存器電路均耦接到所述感測(cè)節(jié)點(diǎn)；多個(gè)所述鎖存器電路中晶體管的柵極電介質(zhì)厚度在小于所述充放電電路中晶體管的柵極電介質(zhì)厚度。

9.根據(jù)權(quán)利要求8所述的存儲(chǔ)裝置，其特征在于，多個(gè)所述鎖存器電路中包括感測(cè)鎖存器，所述感測(cè)鎖存器被配置為經(jīng)過(guò)放電時(shí)長(zhǎng)，根據(jù)所述感測(cè)節(jié)點(diǎn)的電壓值鎖存所述存儲(chǔ)單元是否通過(guò)編程驗(yàn)證的信息。

10.根據(jù)權(quán)利要求8所述的存儲(chǔ)裝置，其特征在于，所述充放電電路中晶體管的柵極電介質(zhì)厚度在大于4nm且小于10nm。

11.根據(jù)權(quán)利要求1-10任一項(xiàng)所述的存儲(chǔ)裝置，其特征在于，所述第一電壓為1.2v，所述第二電壓為2v。

12.一種存儲(chǔ)裝置的操作方法，其特征在于，所述存儲(chǔ)裝置包括存儲(chǔ)陣列和耦接到所述存儲(chǔ)陣列的外圍電路；所述存儲(chǔ)陣列包括存儲(chǔ)單元和與所述存儲(chǔ)單元耦接的位線(xiàn)，所述外圍電路包括頁(yè)緩沖器；所述操作方法包括：

13.根據(jù)權(quán)利要求12所述的操作方法，其特征在于，所述操作方法還包括：

14.根據(jù)權(quán)利要求12所述的操作方法，其特征在于，所述充放電電路包括充電電路；所述將所述感測(cè)節(jié)點(diǎn)充電至第一電壓，包括：

15.根據(jù)權(quán)利要求14所述的操作方法，其特征在于，將所述感測(cè)節(jié)點(diǎn)充電至第二電壓，包括：

16.根據(jù)權(quán)利要求13所述的操作方法，其特征在于，所述充放電電路包括放電電路；所述充放電電路對(duì)所述感測(cè)節(jié)點(diǎn)進(jìn)行放電，包括：

17.一種存儲(chǔ)系統(tǒng)，其特征在于，包括存儲(chǔ)器控制器以及上述權(quán)利要求1-11中任一項(xiàng)所述的存儲(chǔ)裝置，所述存儲(chǔ)器控制器被配置為控制所述存儲(chǔ)裝置。

18.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)有計(jì)算機(jī)可執(zhí)行指令；所述計(jì)算機(jī)可執(zhí)行指令被執(zhí)行后，能夠?qū)崿F(xiàn)權(quán)利要求12-16任一項(xiàng)所述的方法。

19.一種計(jì)算機(jī)設(shè)備，其特征在于：包括處理器，以及與處理器耦合的可讀存儲(chǔ)介質(zhì)，可讀存儲(chǔ)介質(zhì)存儲(chǔ)可執(zhí)行指令，當(dāng)可執(zhí)行指令被處理器執(zhí)行時(shí)，能夠?qū)崿F(xiàn)權(quán)利要求12-16任一項(xiàng)所述的方法。

技術(shù)總結(jié)
本申請(qǐng)?zhí)峁┝艘环N存儲(chǔ)裝置、存儲(chǔ)裝置的操作方法及存儲(chǔ)系統(tǒng)，涉及半導(dǎo)體芯片技術(shù)領(lǐng)域。存儲(chǔ)裝置包括存儲(chǔ)陣列和耦接到存儲(chǔ)陣列的外圍電路；存儲(chǔ)陣列包括存儲(chǔ)單元和與存儲(chǔ)單元耦接的位線(xiàn)；外圍電路包括頁(yè)緩沖器，頁(yè)緩沖器包括：感測(cè)節(jié)點(diǎn)，以及；充放電電路，耦接至感測(cè)節(jié)點(diǎn)，充放電電路的第一端用于輸入第一電壓，充放電電路的第二端用于輸入第二電壓，充放電電路的第三端耦接到位線(xiàn)，第一電壓低于第二電壓；充放電電路被配置為將感測(cè)節(jié)點(diǎn)充電至第一電壓后，將感測(cè)節(jié)點(diǎn)充電至第二電壓。本申請(qǐng)?jiān)趯?duì)感測(cè)節(jié)點(diǎn)充電時(shí)，將部分原本需要由第二電壓提供的功耗，切換到由第一電壓提供，降低了對(duì)感測(cè)節(jié)點(diǎn)進(jìn)行充電的功耗，進(jìn)而降低存儲(chǔ)裝置的功耗。

技術(shù)研發(fā)人員：何偉偉,黃蔚,侯春源
受保護(hù)的技術(shù)使用者：長(zhǎng)江存儲(chǔ)科技有限責(zé)任公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/15