本公開涉及半導體裝置。

背景技術：

1、專利文獻1公開了具有二層構造的溝槽柵極構造的半導體裝置。在該專利文獻1中，在柵極溝槽的長邊方向的兩端部，作為屏蔽電極的下部電極延伸至比作為柵極電極的上部電極靠外側的位置，而被提拉至n－型漂移層的表面。專利文獻1中，在提拉至n－型漂移層的下部電極與上部電極的邊界部，將柵極溝槽寬度設為寬。由此，不僅在柵極溝槽的入口側，還能夠在底部側，將存在于該邊界部的中間絕緣膜的厚度形成得充分厚。由此，能夠確保將下部電極與上部電極絕緣的中間絕緣膜的絕緣耐壓。

2、專利文獻1：日本特開2021－15885號公報

3、提拉至n－型漂移層的表面的下部電極通過與接觸通孔接觸而成為發(fā)射極電位的提拉電極。為了確保下部電極與接觸通孔的接合余量，優(yōu)選提拉電極的寬度寬。

4、然而，在上述的方法中提拉電極的寬度窄。

5、通過單純地擴大提拉電極的寬度，也能夠確保上述的接合余量。然而，在該情況下，針對提拉電極進行下部電極的成膜時的、材料的埋入性成為問題。該問題是由于埋入材料的槽的寬度越寬成膜狀態(tài)越惡化而引起的。由于擴大提拉電極的寬度導致下部電極的成膜狀態(tài)的惡化，因此本來應該能夠通過蝕刻除去的上部電極有可能無意中殘留在提拉電極內。在殘留在提拉電極內的上部電極帶電為發(fā)射極電位，且在該狀態(tài)下與柵極溝槽內的上部電極接觸的情況下，上部電極與下部電極發(fā)生短路。

技術實現思路

1、本公開為了解決上述的問題，其目的在于，提供一種能夠確保下部電極與接觸通孔的接合余量，并且能夠防止上部電極與下部電極的短路的半導體裝置。

2、本公開的方式優(yōu)選提供一種半導體裝置，其中，

3、具備：

4、半導體基板，具有第一導電型的漂移層、形成在上述漂移層之上的第二導電型的基極層、以及形成在上述基極層的上層部的第一導電型的發(fā)射極區(qū)域；

5、柵極絕緣膜，形成于從上述半導體基板的表面貫通上述發(fā)射極區(qū)域以及上述基極層而到達上述漂移層的槽的內壁；

6、柵極溝槽以及提拉電極，在上述槽的內部形成在上述柵極絕緣膜之上；

7、層間絕緣膜，形成在上述柵極溝槽以及上述提拉電極之上；以及

8、發(fā)射極電極，形成在上述半導體基板以及上述層間絕緣膜之上，與上述發(fā)射極區(qū)域以及上述基極層連接，

9、上述柵極溝槽具有：下部電極，形成在上述槽的內部；以及上部電極，在上述槽的內部經由中間絕緣膜而形成在上述下部電極之上，

10、上述提拉電極將上述下部電極與上述發(fā)射極電極連接，并且通過上述中間絕緣膜而與上述上部電極絕緣，

11、上述提拉電極具有：第一提拉電極，經由貫通上述層間絕緣膜的接觸通孔而與上述發(fā)射極電極連接；以及第二提拉電極，在俯視觀察時在上述槽所延伸的方向上配置在上述第一提拉電極與上述柵極溝槽之間，

12、在俯視觀察時，上述第二提拉電極具有寬度比上述第一提拉電極窄的寬度窄部。

13、根據本公開的方式，在寬度寬的第一提拉電極將下部電極與接觸通孔連接。另外，通過在第一提拉電極與柵極溝槽之間配置寬度窄的第二提拉電極，能夠在提拉電極的兩端避免下部電極的埋入不良。由此，能夠提供能夠確保下部電極與接觸通孔的接合余量，并且防止上部電極與下部電極的短路的半導體裝置。

技術特征：

1.一種半導體裝置，其中，

2.根據權利要求1所述的半導體裝置，其中，

3.根據權利要求1或2所述的半導體裝置，其中，

4.根據權利要求1或2所述的半導體裝置，其中，

5.根據權利要求1或2所述的半導體裝置，其中，

6.根據權利要求1所述的半導體裝置，其中，

7.根據權利要求1所述的半導體裝置，其中，

8.根據權利要求7所述的半導體裝置，其中，

9.根據權利要求1或2所述的半導體裝置，其中，

技術總結
本公開的目的在于提供能夠確保下部電極與接觸通孔的接合余量，并且防止上部電極與下部電極的短路的半導體裝置。半導體裝置具備：半導體基板；柵極絕緣膜，形成于從半導體基板的表面到達漂移層的槽的內壁；柵極溝槽以及提拉電極，在槽的內部形成在柵極絕緣膜之上；層間絕緣膜；以及發(fā)射極電極。柵極溝槽具有：下部電極；以及上部電極，經由中間絕緣膜而形成在下部電極之上。提拉電極具有：第一提拉電極，經由貫通層間絕緣膜的接觸通孔而與發(fā)射極電極連接；以及第二提拉電極，在俯視觀察時在槽所延伸的方向上配置在第一提拉電極與柵極溝槽之間。在俯視觀察時第二提拉電極具有寬度比第一提拉電極窄的寬度窄部。

技術研發(fā)人員：守屋太郎,海老池勇史
受保護的技術使用者：三菱電機株式會社
技術研發(fā)日：
技術公布日：2025/5/19