本發(fā)明涉及半導體器件，具體涉及一種集成芯片結構及其制作方法。

背景技術：

1、近年來，寬帶隙半導體材料領域發(fā)展迅猛，諸如?sic、gan、氧化鎵（ga2o3）、金剛石（c）以及氮化鋁（aln）等材料脫穎而出。相較于傳統(tǒng)的?si?材料，這些寬帶隙半導體材料在禁帶寬度、擊穿場強、電子飽和漂移速度等關鍵物理特性方面展現出顯著優(yōu)勢，成功突破了硅基材料難以應對高功率、高壓、高頻、高溫應用場景的瓶頸，為超越摩爾定律開辟了可行路徑。

2、在實際應用中，sic?功率器件憑借其材料特性，于新能源、航空航天、核電等面臨高溫、高壓、高輻照環(huán)境的領域展現出廣闊的應用潛能。然而，現階段與?sic?功率器件配套使用的驅動電路、保護電路卻依舊采用硅基材料，這種不匹配狀況極大地限制了?sic?功率器件效能的充分發(fā)揮，進而約束了其應用范疇。

3、為攻克這一難題，本領域嘗試將?sic?功率器件的驅動電路、保護電路集成于?sic晶圓之上，以期有效增強系統(tǒng)可靠性、削減寄生效應，進而優(yōu)化系統(tǒng)整體性能。但，就當前已有的碳化硅集成型器件而言，盡管已達成單片集成的階段性成果，卻陷入了新的困境：各器件區(qū)域之間頻繁出現電壓或電流串擾問題，致使芯片性能大打折扣。

4、因此，迫切需要設計一種結構復雜且行之有效的隔離結構，以化解上述技術難題，推動寬帶隙半導體材料在功率器件領域的深度應用與穩(wěn)健發(fā)展。

技術實現思路

1、基于上述表述，本發(fā)明提供了一種集成芯片結構及其制作方法，以解決現有技術中在sic晶圓上進行單片集成時，各器件區(qū)域之間存在著嚴重的電壓、電流串擾，會嚴重影響芯片的性能的技術問題。

2、本發(fā)明解決上述技術問題的技術方案如下：

3、第一方面，本發(fā)明提供一種集成芯片結構，包括：復合外延結構、層間介質層、高壓器件區(qū)、低壓器件區(qū)和bjt區(qū)；

4、所述層間介質層設于所述復合外延結構的上表面；

5、所述高壓器件區(qū)、所述低壓器件區(qū)和所述bjt區(qū)相互隔絕設于所述復合外延結構的上部區(qū)域和所述層間介質層中；

6、所述高壓器件區(qū)用于形成高壓器件，所述低壓器件區(qū)用于形成低壓器件，所述bjt區(qū)用于形成雙極結型晶體管；

7、其中，所述復合外延結構包括沿豎直方向依次疊加布設的底層、sic隔離層和器件制備層；所述sic隔離層鍵合設于所述底層上，所述sic隔離層與所述底層之間形成有鍵合界面層；所述器件制備層外延設于所述sic隔離層上，用于制作所述高壓器件區(qū)、所述低壓器件區(qū)和所述bjt區(qū)。

8、在上述技術方案的基礎上，本發(fā)明還可以做如下改進。

9、進一步的，所述高壓器件區(qū)形成有第一n型阱區(qū)和p-body區(qū)；

10、及，形成于所述p-body區(qū)頂部區(qū)域中的第一p+區(qū)和第一n+區(qū)；

11、形成于所述器件制備層上方的柵氧介質層；

12、形成于所述第一n型阱區(qū)與所述第一n+區(qū)之間的所述p-body區(qū)上方的所述柵氧介質層上的第一柵極，且所述第一柵極部分覆蓋所述第一n型阱區(qū)與所述第一n+區(qū)；

13、穿設于所述層間介質層、且與所述第一p+區(qū)和所述第一n+區(qū)連接的第一源極；

14、形成于所述第一n型阱區(qū)的頂部區(qū)域中的第二n+區(qū)；

15、穿設于所述層間介質層、且與所述第二n+區(qū)連接的第一漏極。

16、進一步的，所述低壓器件區(qū)包括間隔布設于所述器件制備層中的p型mos區(qū)和n型mos區(qū)。

17、進一步的，所述p型mos區(qū)形成有第二n型阱區(qū)；

18、及，形成于所述第二n型阱區(qū)頂部區(qū)域中的第二p+區(qū)、第三p+區(qū)和第三n+區(qū)；

19、穿設于所述層間介質層和所述柵氧介質層、且與所述第二p+區(qū)連接的第二漏極；

20、穿設于所述層間介質層和所述柵氧介質層、且與所述第三p+區(qū)和所述第三n+區(qū)連接的第二源極；

21、形成于所述第二p+區(qū)和所述第三p+區(qū)之間的所述p-body區(qū)上方的所述柵氧介質層上的第二柵極、且所述第二柵極部分覆蓋所述第二p+區(qū)和所述第三p+區(qū)。

22、進一步的，所述n型mos區(qū)形成有第一p型阱區(qū)；

23、及，形成于所述第一p型阱區(qū)頂部區(qū)域中的第四p+區(qū)、第四n+區(qū)和第五n+區(qū)；

24、穿設于所述層間介質層和所述柵氧介質層、且與所述第四p+區(qū)和所述第四n+區(qū)連接的第三源極；

25、穿設于所述層間介質層和所述柵氧介質層、且與所述第五n+區(qū)連接的第三漏極；

26、形成于所述第四n+區(qū)和所述第五n+區(qū)之間的所述p-body區(qū)上方的所述柵氧介質層上的第三柵極、且所述第三柵極部分覆蓋所述第四n+區(qū)和所述第五n+區(qū)。

27、進一步的，在所述器件制備層為p型外延時，所述bjt區(qū)形成有第三n型阱區(qū)和第二p型阱區(qū)；及，形成于所述第三n型阱區(qū)頂部區(qū)域中的第六n+區(qū)、第五p+區(qū)；形成于所述第二p型阱區(qū)頂部區(qū)域中的第六p+區(qū)；穿設于所述層間介質層和所述柵氧介質層、且與所述第六n+區(qū)連接的基極；穿設于所述層間介質層和所述柵氧介質層、且與所述第五n+區(qū)連接的發(fā)射極；穿設于所述層間介質層和所述柵氧介質層、且與所述第四n+區(qū)連接的集電極；

28、在所述器件制備層為n型外延時，所述bjt區(qū)形成有第三p型阱區(qū)和第四n型阱區(qū)；及，形成于所述第三p型阱區(qū)頂部區(qū)域中的第七p+區(qū)、第七n+區(qū)和第八n+區(qū)；穿設于所述層間介質層和所述柵氧介質層、且與所述第七p+區(qū)連接的基極；穿設于所述層間介質層和所述柵氧介質層、且與所述第七n+區(qū)連接的發(fā)射極；穿設于所述層間介質層和所述柵氧介質層、且與所述第八n+區(qū)連接的集電極。

29、進一步的，所述底層包括si襯底和外延生長于所述si襯底上的高散熱層；所述高散熱層為3c-sic外延層；

30、或，所述底層為3c-sic多晶襯底。

31、進一步的，所述器件制備層為3c-sic或4h-sic外延層。

32、第二方面，本發(fā)明還提供一種用于制作如第一方面所述的集成芯片結構的制作方法，包括：

33、在si襯底上外延生長3c-sic外延層，得到3c-sic襯底；

34、在半絕緣sic晶圓表面進行h+注入形成h+聚集層；

35、清潔3c-sic襯底及半絕緣sic晶圓表面；

36、翻轉半絕緣sic晶圓與3c-sic襯底進行鍵合，在150℃下加強鍵合強度；

37、在300℃下沿h+聚集層將半絕緣sic晶圓剝離，在1100℃下退火，加強鍵合強度，對晶圓表面進行拋光；

38、外延生長3c或4h-sic外延層，形成器件制備層；

39、在所述器件制備層上制備集成器件；

40、其中，所述器件制備層包括高壓器件區(qū)、低壓器件區(qū)和bjt區(qū)；在所述高壓器件區(qū)形成高壓器件，在所述低壓器件區(qū)形成低壓器件，在所述bjt區(qū)形成雙極結型晶體管。

41、在上述技術方案的基礎上，本發(fā)明還可以做如下改進。

42、進一步的，所述在所述器件制備層上制備集成器件，具體包括：

43、通過多次離子注入，在所述器件制備層中形成多個n型阱區(qū)、p型阱區(qū)、p-body區(qū)、n型重摻雜區(qū)和p型重摻雜區(qū)；

44、通過熱氧化生長柵氧介質層；

45、通過淀積和刻蝕形成多晶硅柵極；

46、通過刻蝕和填充介質形成隔離溝槽，或，采用pn結隔離；

47、生長層間介質層并刻蝕金屬通孔；

48、淀積金屬并刻蝕，形成金屬電極。

49、與現有技術相比，本技術的技術方案具有以下有益技術效果：

50、本發(fā)明提供的集成芯片結構及其制作方法，相較于現有技術，具有以下有益效果：

51、其中的復合外延結構是先在si襯底上外延生長3c-sic外延層，然后在該結構上鍵合半絕緣（hpsi）sic剝離薄膜，再在表面外延生長3c-sic或4h-sic外延層，最后，將器件結構集成在表面的3c-sic或4h-sic外延層內——高壓器件區(qū)、低壓器件區(qū)和bjt區(qū)相互隔絕設于復合外延結構的上部區(qū)域中，高壓器件區(qū)用于形成高壓器件，低壓器件區(qū)用于形成低壓器件，bjt區(qū)用于形成雙極結型晶體管。

52、利用上述復合外延結構得到的晶圓尺寸能夠做到12英寸，這要遠大于目前主流的4h-sic晶圓的尺寸，從而降低整體的工藝成本，并能夠采用si集成電路中的先進工藝，此外，鍵合半絕緣（hpsi）sic剝離薄膜后，自然就形成了sic隔離層，能有效杜絕電流和電壓串擾的發(fā)生。