本技術涉及半導體設計及制備領域，更具體地，涉及半導體器件、半導體器件的制備方法以及存儲系統(tǒng)。

背景技術：

1、動態(tài)隨機存取存儲器(dynamic?random?access?memory，dram)是電子系統(tǒng)中重要的存儲部件之一。以dram為例，半導體器件可包括由電容和晶體管構成的存儲單元，其中多個存儲單元可排列成二維陣列的形式。為了進一步縮小二維陣列的尺寸，晶體管可包括垂直柵極晶體管(vertical?gate?transistor，vgt)。在這種結構下，晶體管的源極和漏極分別位于晶體管的溝道的延伸方向的兩端，晶體管的柵極結構至少位于溝道的一側。

2、隨著半導體技術的飛速發(fā)展，如何提高諸如dram等半導體器件的存儲密度，并優(yōu)化其綜合性能和降低其工藝成本是行業(yè)內的重要研究方向之一。

技術實現(xiàn)思路

1、本技術提供了一種可至少部分解決相關技術中存在的上述問題或本領域其他問題的半導體器件的制備方法、半導體器件及存儲器系統(tǒng)。

2、本技術一方面提供了一種半導體器件，所述半導體器件包括：第一半導體結構；以及第二半導體結構，沿第一方向設置于所述第一半導體結構的一側，并與所述第一半導體結構直接接觸，其中，所述第二半導體結構包括多個存儲器單元，所述第一半導體結構包括與所述多個存儲器單元連接的第一外圍電路；以及在垂直于所述第一方向的平面中，至少部分所述第一外圍電路位于所述多個存儲器單元的正下方，其中所述第一外圍電路包括驅動結構和感測結構中的至少一個。

3、在本技術的一個實施方式中，所述第一半導體結構還包括第一互連結構，其中所述第一互連結構位于所述第一外圍電路沿所述第一方向靠近所述第二半導體結構的一側，并連接所述第一半導體結構和所述第二半導體結構；以及所述第二半導體結構還包括電源層和第二互連結構，其中所述第二互連結構連接所述電源層和所述第一半導體結構。

4、在本技術的一個實施方式中，所述電源層位于所述多個存儲器單元沿所述第一方向遠離所述第一半導體結構的一側。

5、在本技術的一個實施方式中，所述半導體結構包括與所述多個存儲器單元連接的字線和位線；以及所述驅動結構包括與所述字線連接的字線驅動結構，以及所述感測結構包括與所述位線連接的位線感測放大結構。

6、在本技術的一個實施方式中，所述半導體結構還包括連接所述字線與所述字線驅動結構的字線接觸結構，以及連接所述位線與位線感測放大結構的位線接觸結構，其中，所述字線接觸結構和所述位線接觸結構中的至少一個沿所述第一方向延伸。

7、在本技術的一個實施方式中，所述位線沿第二方向延伸，所述字線沿第三方向延伸，其中所述第一方向、所述第二方向和所述第三方向彼此相交，其中，在平行于所述第二方向和所述第三方向的平面中，所述驅動結構和所述感測結構沿所述第二方向或所述第三方向交替設置。

8、在本技術的一個實施方式中，所述位線沿第二方向延伸，所述字線沿第三方向延伸，其中所述第一方向、所述第二方向和所述第三方向彼此相交，其中，在平行于所述第二方向和所述第三方向的平面中，多個所述驅動結構對稱分布；和/或多個所述感測結構對稱分布。

9、在本技術的一個實施方式中，所述多個存儲器單元中的至少一個包括垂直晶體管以及與所述垂直晶體管連接的存儲單元，其中，沿所述第一方向，所述垂直晶體管相對于所述存儲單元靠近所述第一半導體結構。

10、在本技術的一個實施方式中，所述垂直晶體管包括全環(huán)柵晶體管、多柵極晶體管以及單柵極晶體管中的至少一個。

11、在本技術的一個實施方式中，所述垂直晶體管包括薄膜晶體管。

12、在本技術的一個實施方式中，所述垂直晶體管包括沿所述第一方向延伸的半導體主體，其中所述半導體主體包括氧化物半導體層。

13、本技術另一方面提供了一種半導體器件的制備方法，所述方法包括：在襯底上形成第一半導體結構；以及在所述第一半導體結構上形成與所述第一半導體結構直接接觸的第二半導體結構，其中，所述第二半導體結構包括多個存儲器單元，所述第一半導體結構包括與所述多個存儲器單元連接的第一外圍電路；以及在平行于所述襯底的平面中，所述第一外圍電路位于所述多個存儲器單元的正下方，其中所述第一外圍電路包括驅動結構和感測結構中的至少一個。

14、在本技術的一個實施方式中，在所述第一半導體結構上形成與所述第一半導體結構直接接觸的第二半導體結構包括：在所述第一半導體結構上形成第一介質層；在所述第一介質層上形成存儲單元；在所述存儲單元上形成與所述存儲單元連接的半導體主體以及與所述半導體主體連接的柵極結構，其中，所述半導體主體沿垂直于所述襯底的第一方向延伸。

15、在本技術的一個實施方式中，在所述第一半導體結構上形成與所述第一半導體結構直接接觸的第二半導體結構包括：在所述第一半導體結構上形成位線；在所述位線上形成半導體主體以及與所述半導體主體連接的柵極結構，其中所述半導體主體沿垂直于所述襯底的第一方向延伸；以及在所述半導體主體上形成與所述半導體主體連接的存儲單元。

16、在本技術的一個實施方式中，采用低溫沉積工藝形成所述半導體主體，其中，所述低溫沉積工藝的工藝溫度t滿足：200℃≤t≤300℃。

17、本技術另一方面提供了一種半導體器件，所述半導體器件包括：第一半導體結構；以及半導體主體，沿第一方向設置于所述第一半導體結構的一側，其中，所述半導體主體包括彼此連接的第一部和第二部；所述第一部沿所述第一方向延伸；以及所述第二部沿垂直于所述第一方向的方向延伸，并與所述第一半導體結構直接接觸。

18、在本技術的一個實施方式中，所述第一半導體結構包括第一外圍電路，其中，至少部分所述第一外圍電路位于多個所述半導體主體的正下方，并且所述第一外圍電路包括驅動結構和感測結構中的至少一個。

19、在本技術的一個實施方式中，所述半導體結構還包括第一互連結構、電源層和第二互連結構，其中，所述第一互連結構位于所述第一外圍電路沿所述第一方向靠近所述半導體主體的一側；所述電源層位于所述半導體主體沿所述第一方向遠離所述第一半導體結構的一側；以及所述第二互連結構連接所述電源層和所述第一半導體結構。

20、在本技術的一個實施方式中，所述第一部包括在所述第一方向相對設置的第一端和第二端，以及位于所述第一端與所述第二端之間的側面，其中，所述半導體結構還包括柵極結構和位線，所述柵極結構位于所述半導體主體在第二方向的側面，所述位線連接所述第一端或所述第二端，其中所述第二方向與所述第一方向相交。

21、在本技術的一個實施方式中，在所述第二方向鄰近的多個所述柵極結構沿所述第一方向鏡像對稱分布。

22、在本技術的一個實施方式中，在第二方向鄰近的多個所述半導體主體沿所述第一方向鏡像對稱分布。

23、在本技術的一個實施方式中，所述半導體結構還包括與所述柵極結構連接并沿第三方向延伸的字線，其中所述第一方向、所述第二方向和所述第三方向彼此相交；以及所述第一半導體結構包括第一外圍電路，其中所述第一外圍電路包括驅動結構和感測結構中的至少一個，其中，所述驅動結構包括與所述字線連接的字線驅動結構，以及所述感測結構包括與所述位線連接的位線感測放大結構。

24、在本技術的一個實施方式中，所述半導體結構還包括連接所述字線與所述字線驅動結構的字線接觸結構，以及連接所述位線與位線感測放大結構的位線接觸結構，其中，所述字線接觸結構和所述位線接觸結構中的至少一個沿所述第一方向延伸。

25、在本技術的一個實施方式中，在平行于所述第二方向和所述第三方向的平面中，所述驅動結構和所述感測結構沿所述第二方向或所述第三方向交替設置。

26、在本技術的一個實施方式中，在平行于所述第二方向和所述第三方向的平面中，多個所述驅動結構對稱分布；和/或多個所述感測結構對稱分布。

27、在本技術的一個實施方式中，所述半導體主體包括氧化物半導體層。

28、本技術又一方面提供了一種存儲系統(tǒng)，所述存儲系統(tǒng)包括本技術一方面提供的半導體器件以及與所述半導體器件耦合的控制器，所述控制器用于向所述半導體器件存儲數(shù)據(jù)。

29、根據(jù)本技術至少一個實施方式提供的半導體器件及制備方法、存儲器系統(tǒng)，半導體器件包括第一半導體結構以及位于第一半導體結構上方并與其直接接觸的第二半導體結構，其中第二半導體結構包括多個存儲器單元，第一半導體結構包括與多個存儲器單元連接的第一外圍電路，至少部分第一外圍電路位于多個存儲器單元的正下方。換言之，包括多個存儲器單元的第二半導體結構形成在外圍電路晶圓上，且部分外圍電路可位于多個存儲器單元的正下方，因而在不影響半導體器件綜合性能的前提下，可降低半導體器件的制備成本，縮減半導體器件的整體尺寸，并提高半導體器件的存儲密度。