本發(fā)明的實(shí)施例涉及一種電子電路，更具體地說(shuō)，尤其涉及一種開(kāi)關(guān)電路。

背景技術(shù)：

1、開(kāi)關(guān)電路通常包括一個(gè)或多個(gè)場(chǎng)效應(yīng)管，每個(gè)場(chǎng)效應(yīng)管被獨(dú)立的驅(qū)動(dòng)器驅(qū)動(dòng)。如圖1所示，傳統(tǒng)的開(kāi)關(guān)電路10包括彼此獨(dú)立的場(chǎng)效應(yīng)管101和驅(qū)動(dòng)電路，如驅(qū)動(dòng)集成電路(ic)102。場(chǎng)效應(yīng)管101包括柵極端gate、源極端source、以及漏極端drain。驅(qū)動(dòng)ic?102耦接至柵極端gate和源極端source以驅(qū)動(dòng)場(chǎng)效應(yīng)管101。

2、然而，在場(chǎng)效應(yīng)管101的驅(qū)動(dòng)路徑上存在的寄生參數(shù)可能會(huì)對(duì)場(chǎng)效應(yīng)管101的開(kāi)關(guān)動(dòng)作產(chǎn)生不利的影響。場(chǎng)效應(yīng)管101的驅(qū)動(dòng)路徑例如包括從驅(qū)動(dòng)ic102提供的電壓vg到柵極端gate之間的路徑、以及從驅(qū)動(dòng)ic102提供的電壓vs到源極端source之間的路徑。在驅(qū)動(dòng)ic102和場(chǎng)效應(yīng)管101的柵極端gate之間存在著寄生阻抗103(寄生電阻和/或寄生電感)，以及在驅(qū)動(dòng)ic102和場(chǎng)效應(yīng)管101的源極端source之間存在著寄生阻抗104(寄生電阻和/或寄生電感)。

技術(shù)實(shí)現(xiàn)思路

1、為解決上述技術(shù)問(wèn)題，本發(fā)明的實(shí)施例公開(kāi)了一種開(kāi)關(guān)電路及其控制方法。

2、根據(jù)本發(fā)明的實(shí)施例，提出了一種開(kāi)關(guān)電路，包括：第一晶片，包括第一晶體管、第二晶體管和第三晶體管，其中每個(gè)晶體管包括相應(yīng)的柵極端、漏極端和源極端，所述第一晶體管的柵極端用于接收第一驅(qū)動(dòng)信號(hào)，所述第二晶體管的柵極端用于接收第一下拉控制信號(hào)，所述第三晶體管的柵極端用于接收第二下拉控制信號(hào)，所述第二晶體管的漏極端和所述第三晶體管的漏極端共同耦接至所述第一晶體管的柵極端，以及所述第二晶體管的源極端和所述第三晶體管的源極端共同耦接至所述第一晶體管的源極端；以及和第一晶片封裝在一起的第二晶片，包括第四晶體管和驅(qū)動(dòng)電路，所述第四晶體管包括相應(yīng)的柵極端、漏極端和源極端，所述第四晶體管的柵極端用于接收第二驅(qū)動(dòng)信號(hào)，所述驅(qū)動(dòng)電路用于接收開(kāi)關(guān)控制信號(hào)，并根據(jù)所述開(kāi)關(guān)控制信號(hào)提供第一驅(qū)動(dòng)信號(hào)、第二驅(qū)動(dòng)信號(hào)、第一下拉控制信號(hào)、及第二下拉控制信號(hào)，其中在關(guān)斷第一晶體管期間，所述開(kāi)關(guān)電路基于第一晶體管的預(yù)期關(guān)斷模式，通過(guò)第二晶體管和第三晶體管來(lái)修改第一晶體管的柵極端的下拉強(qiáng)度。

3、根據(jù)本發(fā)明的實(shí)施例，還提出了一種開(kāi)關(guān)電路，包括：第一晶體管，包括柵極端、源極端和漏極端，其中所述第一晶體管的柵極端用于接收第一驅(qū)動(dòng)信號(hào)，當(dāng)所述第一晶體管導(dǎo)通時(shí)，電流流過(guò)所述第一晶體管的漏極端和源極端；第二晶體管，包括柵極端、漏極端和源極端，其中所述第二晶體管的柵極端用于接收第一下拉控制信號(hào)，所述第二晶體管的漏極端耦接至所述第一晶體管的柵極端，以及所述第二晶體管的源極端耦接至所述第一晶體管的源極端；第三晶體管，包括柵極端、漏極端和源極端，其中所述第三晶體管的柵極端用于接收第二下拉控制信號(hào)，所述第三晶體管的漏極端耦接至所述第一晶體管的柵極端，以及所述第三晶體管的源極端耦接至所述第一晶體管的源極端；以及驅(qū)動(dòng)電路，可配置為接收開(kāi)關(guān)控制信號(hào)，并根據(jù)所述開(kāi)關(guān)控制信號(hào)提供所述第一驅(qū)動(dòng)信號(hào)、所述第一下拉控制信號(hào)、和所述第二下拉控制信號(hào)；其中關(guān)斷所述第一晶體管期間，通過(guò)改變所述第二晶體管和所述第三晶體管的開(kāi)關(guān)時(shí)序，來(lái)修改所述第一柵極端的下拉強(qiáng)度隨時(shí)間變化。

4、根據(jù)本發(fā)明的實(shí)施例，還提出了一種開(kāi)關(guān)電路的控制方法，包括：接收開(kāi)關(guān)控制信號(hào)，以控制所述開(kāi)關(guān)電路的第一晶體管、第二晶體管、及第三晶體管；基于所述開(kāi)關(guān)控制信號(hào)提供驅(qū)動(dòng)信號(hào)至所述第一晶體管的柵極端；基于所述開(kāi)關(guān)控制信號(hào)提供第一下拉控制信號(hào)至所述第二晶體管的柵極端，其中所述第二晶體管的漏極端耦接至所述第一晶體管的柵極端，以及所述第二晶體管的源極端耦接至所述第一晶體管的源極端；基于所述開(kāi)關(guān)控制信號(hào)提供第二下拉控制信號(hào)至第三晶體管的柵極端，其中所述第三晶體管的漏極端耦接至所述第一晶體管的柵極端，以及所述第三晶體管的源極端耦接至所述第一晶體管的源極端；以及響應(yīng)于所述第一晶體管的預(yù)期關(guān)斷模式，在關(guān)斷所述第一晶體管期間，通過(guò)所述第二晶體管和所述第三晶體管修改所述第一晶體管的柵極端的下拉強(qiáng)度。

5、相較于傳統(tǒng)技術(shù)，本發(fā)明的實(shí)施例可以實(shí)現(xiàn)自動(dòng)調(diào)節(jié)第一晶體管的柵極端的下拉強(qiáng)度。

技術(shù)特征：

1.一種開(kāi)關(guān)電路，包括：

2.如權(quán)利要求1所述的開(kāi)關(guān)電路，其中通過(guò)配置所述第二晶體管和所述第三晶體管的開(kāi)關(guān)時(shí)序修改所述第一晶體管的柵極端的下拉強(qiáng)度隨時(shí)間變化。

3.如權(quán)利要求2所述的開(kāi)關(guān)電路，其中響應(yīng)于所述第一晶體管的軟關(guān)斷模式，所述第二晶體管和所述第三晶體管的開(kāi)關(guān)時(shí)序包括：首先導(dǎo)通所述第二晶體管，以第一強(qiáng)度下拉所述第一晶體管的柵極端，然后在一段時(shí)間后導(dǎo)通所述第三晶體管，以第二強(qiáng)度下拉所述第一晶體管的柵極端，其中所述第二強(qiáng)度高于所述第一強(qiáng)度。

4.如權(quán)利要求2所述的開(kāi)關(guān)電路，其中響應(yīng)于所述第一晶體管的軟關(guān)斷模式，所述第二晶體管和所述第三晶體管的開(kāi)關(guān)時(shí)序包括：首先同時(shí)導(dǎo)通所述第二晶體管和所述第三晶體管，以第一強(qiáng)度下拉所述第一晶體管的柵極端，接著暫時(shí)關(guān)斷所述第二晶體管和所述第三晶體管中的一個(gè)，以第二強(qiáng)度下拉所述第一晶體管的柵極端，最后導(dǎo)通所述暫時(shí)關(guān)斷的所述第二晶體管和所述第三晶體管中的一個(gè)，以第一強(qiáng)度下拉所述第一晶體管的柵極端。

5.如權(quán)利要求1所述的開(kāi)關(guān)電路，其中所述開(kāi)關(guān)電路根據(jù)流過(guò)所述第一晶體管的漏極端和源極端的電流、以及根據(jù)所述第一晶體管的漏極端和源極端之間的電壓配置所述第一晶體管的預(yù)期關(guān)斷模式。

6.如權(quán)利要求1所述的開(kāi)關(guān)電路，進(jìn)一步包括：

7.如權(quán)利要求1所述的開(kāi)關(guān)電路，進(jìn)一步包括：

8.如權(quán)利要求1所述的開(kāi)關(guān)電路，其中所述第一晶片進(jìn)一步包括：

9.如權(quán)利要求1所述的開(kāi)關(guān)電路，其中所述第二晶體管的尺寸大于所述第三晶體管的尺寸，以及所述第二晶體管的導(dǎo)通電阻小于第三晶體管的導(dǎo)通電阻。

10.一種開(kāi)關(guān)電路，包括：

11.如權(quán)利要求10所述的開(kāi)關(guān)電路，其中響應(yīng)于所述第一晶體管的軟關(guān)斷模式，所述第二晶體管和所述第三晶體管的開(kāi)關(guān)時(shí)序包括：首先導(dǎo)通所述第二晶體管，以第一強(qiáng)度下拉所述第一晶體管的柵極端，然后在一段時(shí)間后導(dǎo)通所述第三晶體管，以第二強(qiáng)度下拉所述第一晶體管的柵極端，其中所述第二強(qiáng)度高于所述第一強(qiáng)度。

12.如權(quán)利要求10所述的開(kāi)關(guān)電路，其中響應(yīng)于所述第一晶體管的軟關(guān)斷模式，所述第二晶體管和所述第三晶體管的開(kāi)關(guān)時(shí)序包括：首先同時(shí)導(dǎo)通所述第二晶體管和所述第三晶體管，以第一強(qiáng)度下拉所述第一晶體管的柵極端，接著暫時(shí)關(guān)斷所述第二晶體管和所述第三晶體管中的一個(gè)，以第二強(qiáng)度下拉所述第一晶體管的柵極端，最后導(dǎo)通所述暫時(shí)關(guān)斷的所述第二晶體管和所述第三晶體管中的一個(gè)，以第一強(qiáng)度下拉所述第一晶體管的柵極端。

13.如權(quán)利要求10所述的開(kāi)關(guān)電路，其中：

14.如權(quán)利要求10所述的開(kāi)關(guān)電路，其中：

15.如權(quán)利要求10所述的開(kāi)關(guān)電路，進(jìn)一步包括：

16.如權(quán)利要求10所述的開(kāi)關(guān)電路，進(jìn)一步包括：

17.一種開(kāi)關(guān)電路的控制方法，包括：

18.如權(quán)利要求17所述的控制方法，其中通過(guò)所述第二晶體管和所述第三晶體管修改所述第一晶體管的柵極端的下拉強(qiáng)度進(jìn)一步包括：

19.如權(quán)利要求18所述的控制方法，其中響應(yīng)于所述第一晶體管的軟關(guān)斷模式，修改所述第二晶體管和所述第三晶體管的開(kāi)關(guān)時(shí)序包括：

20.如權(quán)利要求18所述的控制方法，其中響應(yīng)于所述第一晶體管的軟關(guān)斷模式，修改所述第二晶體管和所述第三晶體管的開(kāi)關(guān)時(shí)序包括：

技術(shù)總結(jié)
本發(fā)明公開(kāi)了一種開(kāi)關(guān)電路及其控制方法。所述開(kāi)關(guān)電路包括第一晶體管、第二晶體管、及第三晶體管，每個(gè)晶體管具有相應(yīng)的柵極端、源極端、和漏極端，其中第二晶體管的漏極端和第三晶體管的漏極端耦接至第一晶體管的柵極端，第二晶體管的源極端和第三晶體管的源極端耦接至第一晶體管的源極端。在關(guān)斷所述第一晶體管期間，通過(guò)改變第二晶體管和第三晶體管的開(kāi)關(guān)時(shí)序，來(lái)修改第一晶體管的柵極端的下拉強(qiáng)度。本發(fā)明可以實(shí)現(xiàn)自動(dòng)調(diào)節(jié)第一晶體管的柵極端的下拉強(qiáng)度。

技術(shù)研發(fā)人員：詹姆斯·阮,埃里克·布勞恩
受保護(hù)的技術(shù)使用者：成都芯源系統(tǒng)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/19