本公開(kāi)涉及一種半導(dǎo)體存儲(chǔ)器裝置。

背景技術(shù)：

1、半導(dǎo)體存儲(chǔ)器裝置用于存儲(chǔ)數(shù)據(jù)，并且可分為易失性存儲(chǔ)器裝置和非易失性存儲(chǔ)器裝置。易失性存儲(chǔ)器裝置是當(dāng)電源被切斷時(shí)其中存儲(chǔ)的數(shù)據(jù)丟失的存儲(chǔ)器裝置。在易失性存儲(chǔ)器裝置中，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dram)用于諸如移動(dòng)系統(tǒng)、服務(wù)器、圖形裝置等的各種領(lǐng)域。

2、響應(yīng)于對(duì)半導(dǎo)體存儲(chǔ)器裝置的高度集成的需求，正研發(fā)具有堆疊的結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器裝置。例如，正在研發(fā)具有外圍上單元(cop)結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器裝置，在外圍上單元(cop)結(jié)構(gòu)中，在分離的晶圓上實(shí)施用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器單元和用于驅(qū)動(dòng)存儲(chǔ)器單元的電路然后進(jìn)行堆疊。

技術(shù)實(shí)現(xiàn)思路

1、本公開(kāi)的實(shí)施例提供了一種半導(dǎo)體存儲(chǔ)器裝置，其通過(guò)利用外圍上單元(cop)結(jié)構(gòu)實(shí)施片上無(wú)源元件而改進(jìn)了其特性。

2、根據(jù)示例實(shí)施例的一方面，一種半導(dǎo)體存儲(chǔ)器裝置包括：第一芯片，其包括單元區(qū)域和剩余區(qū)域，單元區(qū)域包括多個(gè)存儲(chǔ)器單元；

3、以及第二芯片，其包括對(duì)應(yīng)于單元區(qū)域的核心區(qū)域和對(duì)應(yīng)于剩余區(qū)域的外圍區(qū)域，第一芯片和第二芯片沿著豎直方向重疊。核心電路設(shè)置在第二芯片的核心區(qū)域中，并且外圍電路設(shè)置在第二芯片的外圍區(qū)域中。核心電路和外圍電路被配置為控制多個(gè)存儲(chǔ)器單元的操作。連接至第二芯片的外圍電路的無(wú)源元件設(shè)置在第一芯片的剩余區(qū)域中。

4、根據(jù)示例實(shí)施例的另一方面，一種半導(dǎo)體存儲(chǔ)器裝置包括：第一芯片，其包括單元區(qū)域、虛設(shè)區(qū)域和設(shè)置在單元區(qū)域中并且與虛設(shè)區(qū)域間隔開(kāi)的多個(gè)單元陣列墊；以及第二芯片，其包括核心區(qū)域和外圍區(qū)域，其中，被配置為分別驅(qū)動(dòng)多個(gè)單元陣列墊的核心電路被設(shè)置在核心區(qū)域中，并且被配置為控制核心電路的操作的外圍電路被設(shè)置在外圍區(qū)域中，并且第一芯片和第二芯片沿著豎直方向重疊。第一芯片的虛設(shè)區(qū)域沿著豎直方向與第二芯片的外圍區(qū)域重疊并且包括連接至第二芯片的外圍電路的無(wú)源元件。

5、根據(jù)示例實(shí)施例的另一方面，一種半導(dǎo)體存儲(chǔ)器裝置包括：第一芯片，其包括單元區(qū)域、剩余區(qū)域和設(shè)置在單元區(qū)域中的多個(gè)存儲(chǔ)器單元；以及第二芯片，其包括核心區(qū)域和外圍區(qū)域，其中，核心電路設(shè)置在核心區(qū)域中，并且外圍電路設(shè)置在外圍區(qū)域中，并且第一芯片和第二芯片沿著豎直方向重疊。第一芯片包括多個(gè)金屬層，并且第一芯片的剩余區(qū)域沿著豎直方向與第二芯片的外圍區(qū)域重疊，并且包括利用第一芯片的多個(gè)金屬層中的至少一個(gè)金屬層形成的電感器。

技術(shù)特征：

1.一種半導(dǎo)體存儲(chǔ)器裝置，包括：

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述單元區(qū)域包括彼此間隔開(kāi)的第一單元區(qū)域和第二單元區(qū)域，并且

3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述核心區(qū)域包括第一核心區(qū)域和第二核心區(qū)域，所述第一核心區(qū)域包括對(duì)應(yīng)于所述第一單元區(qū)域中的存儲(chǔ)器單元的第一核心電路，并且所述第二核心區(qū)域包括對(duì)應(yīng)于所述第二單元區(qū)域中的存儲(chǔ)器單元的第二核心電路，并且

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述核心電路包括子字線驅(qū)動(dòng)器、位線讀出放大器、行解碼器和列解碼器中的任一個(gè)或任意組合，并且

5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，通過(guò)將形成在所述第一芯片的底部的第一接合金屬接合至形成在所述第二芯片的頂部的第二接合金屬，所述第一芯片和所述第二芯片彼此電連接，并且

6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一芯片包括多個(gè)金屬層，并且

7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述多個(gè)金屬層包括下金屬層和再分布層，

8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述電感器是利用所述下金屬層中的由具有相對(duì)低的單位電阻的材料制成的下金屬層形成的。

9.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述無(wú)源元件包括利用所述下金屬層中的包括具有高的單位電阻的材料的下金屬層形成的電阻器。

10.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述無(wú)源元件包括利用所述多個(gè)金屬層中的至少一個(gè)金屬層形成的電容器。

11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述電容器包括金屬-絕緣體-金屬電容器和金屬-氧化物-金屬電容器中的任一個(gè)或任意組合。

12.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述剩余區(qū)域包括多個(gè)虛設(shè)單元晶體管，并且

13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述電阻器包括所述多個(gè)虛設(shè)單元晶體管。

14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述電容器包括金屬-氧化物-半導(dǎo)體電容器。

15.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述剩余區(qū)域包括多個(gè)虛設(shè)單元電容器，并且

16.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述剩余區(qū)域包括包含所述無(wú)源元件的組合的濾波器，并且

17.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述剩余區(qū)域包括包含所述無(wú)源元件的組合的延時(shí)邏輯，并且

18.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述多個(gè)存儲(chǔ)器單元包括豎直溝道晶體管。

19.一種半導(dǎo)體存儲(chǔ)器裝置，包括：

20.一種半導(dǎo)體存儲(chǔ)器裝置，包括：

技術(shù)總結(jié)
提供了一種半導(dǎo)體存儲(chǔ)器裝置。該半導(dǎo)體存儲(chǔ)器裝置包括：第一芯片，其包括單元區(qū)域和剩余區(qū)域，單元區(qū)域包括多個(gè)存儲(chǔ)器單元；以及第二芯片，其包括對(duì)應(yīng)于單元區(qū)域的核心區(qū)域和對(duì)應(yīng)于剩余區(qū)域的外圍區(qū)域，第一芯片和第二芯片沿著豎直方向重疊。核心電路設(shè)置在第二芯片的核心區(qū)域中，并且外圍電路設(shè)置在第二芯片的外圍區(qū)域中。核心電路和外圍電路被配置為控制多個(gè)存儲(chǔ)器單元的操作，并且連接至第二芯片的外圍電路的無(wú)源元件設(shè)置在第一芯片的剩余區(qū)域中。

技術(shù)研發(fā)人員：李昌永,樸哲權(quán),申?yáng)|學(xué)
受保護(hù)的技術(shù)使用者：三星電子株式會(huì)社
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/15