本申請涉及半導體，特別涉及一種半導體結構及其制備方法。

背景技術：

1、超大規(guī)模集成電路（very?large?scale?integrated?circuit，vlsi）的制作過程中，通常會形成一層以上的金屬布線和與金屬布線連接的金屬插塞（或通孔連接結構）實現器件之間的互連。

2、但是現有工藝在形成金屬布線和通孔結構的過程中，金屬布線容易被刻蝕損傷和被氧化。

技術實現思路

1、基于此，本申請?zhí)峁┮环N半導體結構及其制備方法，以防止制作過程中金屬布線被刻蝕損傷和被氧化。

2、第一方面，本申請實施例提供了一種半導體結構的制備方法，包括：

3、提供第一層間介質層，所述第一層間介質層內具有金屬布線，所述第一層間介質層的頂面露出所述金屬布線的頂面，且所述金屬布線的頂面具有凹陷；

4、在所述凹陷中形成導電保護層，所述導電保護層的頂面與所述第一層間介質層的頂面齊平；

5、在所述第一層間介質層的頂面形成第二層間介質層，并在所述第二層間介質層中形成露出所述導電保護層的至少部分表面的通孔；

6、形成填充滿所述通孔的金屬插塞。

7、在本申請的一些實施例中，所述凹陷為蝶形凹陷，且所述凹陷的形成過程包括：在所述第一層間介質層中形成溝槽；在所述溝槽中和所述第一層間介質層頂面形成第一金屬材料層，所述第一金屬材料層填充滿所述溝槽；采用化學機械研磨工藝對所述第一金屬材料層進行平坦化，直至露出所述第一層間介質層，形成所述金屬布線，且在進行所述化學機械研磨工藝時對所述溝槽中的第一金屬材料層進行過研磨，使得所述金屬布線的頂面具有蝶形凹陷。

8、在本申請的一些實施例中，所述凹陷為矩形凹陷，且所述凹陷的形成過程包括：在所述第一層間介質層中形成溝槽；在所述溝槽中初始金屬布線，所述金屬布線的頂面與所述第一層間介質層的頂面齊平；進行濺射工藝，采用非金屬等離子轟擊所述初始金屬布線的頂面，去除部分厚度的所述初始金屬布線，形成所述矩形凹陷，剩余的所述初始金屬布線為所述金屬布線。

9、在本申請的一些實施例中，所述凹陷包括矩形凹陷和與所述矩形凹陷連通的蝶形凹陷，且所述凹陷的形成過程包括：在所述第一層間介質層中形成溝槽；在所述溝槽中和所述第一層間介質層頂面形成第一金屬材料層，所述第一金屬材料層填充滿所述溝槽；采用化學機械研磨工藝對所述第一金屬材料層進行平坦化，直至露出所述第一層間介質層，形成初始金屬布線，且在進行所述化學機械研磨工藝時對所述溝槽中的第一金屬材料層進行過研磨，使得所述初始金屬布線的頂面具有蝶形凹陷；進行濺射工藝，采用非金屬等離子轟擊所述初始金屬布線頂面，去除部分厚度的所述初始金屬布線，形成與所述蝶形凹陷連通的矩形凹陷，并使得所述蝶形凹陷的深度加深，剩余的所述初始金屬布線為所述金屬布線。

10、在本申請的一些實施例中，所述進行濺射工藝采用的非金屬等離子體包括含氬或含氫的等離子體。

11、在本申請的一些實施例中，所述導電保護層包括ti、ta、tin、tan、w、wn中一種材料的單層結構或幾種材料的疊層結構。

12、在本申請的一些實施例中，所述導電保護層的形成過程包括：在所述凹陷中和所述第一層間介質層的頂面形成導電保護材料層；平坦化去除高于所述第一層間介質層頂面的所述導電保護材料層，在所述凹陷中形成所述導電保護層。

13、第二方面，本申請實施例還提供了一種半導體結構的制備方法，包括：

14、提供第一層間介質層，所述第一層間介質層內具有金屬布線，所述第一層間介質層的頂面露出所述金屬布線的頂面，且所述金屬布線的頂面具有凹陷；

15、在所述凹陷中形成非導電保護層，所述非導電保護層的頂面與所述第一層間介質層的頂面齊平；

16、在所述第一層間介質層的頂面形成第二層間介質層，所述第二層間介質層中具有露出所述非導電保護層至少部分表面的通孔；

17、沿通孔去除所述非導電保護層

18、形成填充滿所述通孔的金屬插塞。

19、在本申請的一些實施例中，所述非導電保護層為氧化鋁，去除所述非導電保護層的工藝包括濕法刻蝕。

20、第三方面，本申請實施例還提供了一種半導體結構，包括：

21、第一層間介質層，所述第一層間介質層內具有金屬布線，所述第一層間介質層的頂面露出所述金屬布線的頂面，且所述金屬布線的頂面具有凹陷；

22、位于所述凹陷中的導電保護層，所述導電保護層的頂面與所述第一層間介質層的頂面齊平；

23、位于所述第一層間介質層的頂面的第二層間介質層，所述第二層間介質層中具有露出所述導電保護層的至少部分表面的通孔；

24、位于所述通孔中的金屬插塞。

25、本申請實施例可以/至少具有以下優(yōu)點：

26、本申請實施例中半導體結構及其制備方法，通過在金屬布線頂面的凹陷形成導電保護層，所述導電保護層的頂面與第一層間介質層的頂面齊平，所述導電保護層在后續(xù)在所述第一層間介質層的頂面形成第二層間介質層，并在所述第二層間介質層中形成露出所述導電保護層至少部分表面的通孔時，能保護所述金屬布線不會被刻蝕時的等離子（比如含氟等離子和含氧等離子體）損傷，并能防止金屬布線與刻蝕后的含碳基殘留物發(fā)生反應以及防止金屬布線在刻蝕后被氧化，因而避免了制作工藝中在金屬布線的頂面中形成孔洞缺陷以及不易去除的反應物，從而不會增大金屬布線本身阻值以及金屬布線與后續(xù)通孔中形成的金屬插塞之間的接觸電阻，并且，所述導電保護層還能延長刻蝕到清洗的q-time（等待時間）；此外，由于導電保護層本身是導電的，所述導電保護層在后續(xù)工藝中可以不去除，后續(xù)可以直接在所述通孔中形成與導電保護層電連接的金屬插塞。并且，金屬布線頂面的凹陷的存在，通過所述凹陷可以準確的將后續(xù)形成的導電保護層限制在凹陷內，提高了導電保護層形成位置的精度，并且，通過所述凹陷（特別時蝶形的凹陷）可以增加后續(xù)形成的導電保護層與所述金屬布線的接觸面積，減小導線保護層與金屬布線之間的接觸電阻，并且，所述導電保護層形成在凹陷中時，通過化學機械研磨工藝就可以簡便的使得導電保護層的頂面與所述第一層間介質層的頂面齊平，為后續(xù)形成第二層間介質層和圖形化的光刻膠層等提供了平坦的表面，有利于提高了后續(xù)工藝的精度。

27、本申請的一個或多個實施例的細節(jié)在下面的附圖和描述中提出。本申請的其他特征、目的和優(yōu)點將從說明書、附圖以及權利要求書變得明顯。

技術特征：

1.一種半導體結構的制備方法，其特征在于，包括：

2.根據權利要求1所述的半導體結構的制備方法，其特征在于，所述凹陷為蝶形凹陷，且所述凹陷的形成過程包括：在所述第一層間介質層中形成溝槽；在所述溝槽中和所述第一層間介質層頂面形成第一金屬材料層，所述第一金屬材料層填充滿所述溝槽；采用化學機械研磨工藝對所述第一金屬材料層進行平坦化，直至露出所述第一層間介質層，形成所述金屬布線，且在進行所述化學機械研磨工藝時對所述溝槽中的第一金屬材料層進行過研磨，使得所述金屬布線的頂面具有蝶形凹陷。

3.根據權利要求1所述的半導體結構的制備方法，其特征在于，所述凹陷為矩形凹陷，且所述凹陷的形成過程包括：在所述第一層間介質層中形成溝槽；在所述溝槽中初始金屬布線，所述金屬布線的頂面與所述第一層間介質層的頂面齊平；進行濺射工藝，采用非金屬等離子轟擊所述初始金屬布線的頂面，去除部分厚度的所述初始金屬布線，形成所述矩形凹陷，剩余的所述初始金屬布線為所述金屬布線。

4.根據權利要求1所述的半導體結構的制備方法，其特征在于，所述凹陷包括矩形凹陷和與所述矩形凹陷連通的蝶形凹陷，且所述凹陷的形成過程包括：在所述第一層間介質層中形成溝槽；在所述溝槽中和所述第一層間介質層頂面形成第一金屬材料層，所述第一金屬材料層填充滿所述溝槽；采用化學機械研磨工藝對所述第一金屬材料層進行平坦化，直至露出所述第一層間介質層，形成初始金屬布線，且在進行所述化學機械研磨工藝時對所述溝槽中的第一金屬材料層進行過研磨，使得所述初始金屬布線的頂面具有蝶形凹陷；進行濺射工藝，采用非金屬等離子轟擊所述初始金屬布線頂面，去除部分厚度的所述初始金屬布線，形成與所述蝶形凹陷連通的矩形凹陷，并使得所述蝶形凹陷的深度加深，剩余的所述初始金屬布線為所述金屬布線。

5.根據權利要求3或4所述的半導體結構的制備方法，其特征在于，所述進行濺射工藝采用的非金屬等離子體包括含氬或含氫的等離子體。

6.根據權利要求1-4任一項所述的半導體結構的制備方法，其特征在于，所述導電保護層包括ti、ta、tin、tan、w、wn中一種材料的單層結構或幾種材料的疊層結構。

7.根據權利要求6所述的半導體結構的制備方法，其特征在于，所述導電保護層的形成過程包括：在所述凹陷中和所述第一層間介質層的頂面形成導電保護材料層；平坦化去除高于所述第一層間介質層頂面的所述導電保護材料層，在所述凹陷中形成所述導電保護層。

8.一種半導體結構的制備方法，其特征在于，包括：

9.根據權利要求8所述的半導體結構的制備方法，其特征在于，所述非導電保護層為氧化鋁，去除所述非導電保護層的工藝包括濕法刻蝕。

10.一種半導體結構，其特征在于，包括：

技術總結
本申請涉一種半導體結構及其制備方法，其中，制備方法包括：提供第一層間介質層，所述第一層間介質層內具有金屬布線，所述第一層間介質層的頂面露出所述金屬布線的頂面，且所述金屬布線的頂面具有凹陷；在所述凹陷中形成導電保護層，所述導電保護層的頂面與所述第一層間介質層的頂面齊平；在所述第一層間介質層的頂面形成第二層間介質層，并在所述第二層間介質層中形成露出所述導電保護層的至少部分表面的通孔；形成填充滿所述通孔的金屬插塞。本申請方法能防止制作過程中金屬布線被刻蝕損傷和被氧化。

技術研發(fā)人員：何兆興,賴錦平,樊蓉華
受保護的技術使用者：上海積塔半導體有限公司
技術研發(fā)日：
技術公布日：2025/5/15