本發(fā)明屬于數(shù)模混合集成電路設計領域，具體涉及一種應用于高速時域交織adc的比較器的雙模失調(diào)校準電路。

背景技術：

1、時域交織adc(tiadc)采用多個子通道adc對同一輸入信號并行采樣量化，各個子通道adc分別完成由模擬信號到數(shù)字信號的轉(zhuǎn)換，并將結(jié)果交替輸出?？梢允拐wadc在保持單通道轉(zhuǎn)換精度的同時，成倍的提高adc的轉(zhuǎn)換速率。但是在我們實際的生產(chǎn)應用中，由于芯片制造過程中的工藝、芯片工作過程中的溫度和電壓等環(huán)境條件，以及版圖設計中的各子通道不完全對稱和匹配等諸多因素的影響。各個子通道adc并不能做到完全相同，不能達到完全相同的工作狀態(tài)，這就會造成時域交織adc的失配現(xiàn)象。單通道adc的比較器會存在一定的失調(diào)，在時域交織adc中各個子通道比較器失調(diào)大小并不會完全相同，這就造成了時域交織adc的失調(diào)失配現(xiàn)象。

2、通道間的失調(diào)失配影響著時域交織adc采樣量化得到的數(shù)據(jù)的正確性，會使系統(tǒng)得到的時域波形產(chǎn)生畸變失真，還會在時域交織adc的輸出頻譜中產(chǎn)生諧波、雜散，嚴重惡化系統(tǒng)的信噪比，無雜散動態(tài)范圍等動態(tài)性能指標。在我們實際設計時域交織adc的過程中，如果不對比較器失調(diào)進行校準，時域交織adc的性能就會受到很大的影響。因此，對時域交織adc各通道的比較器失調(diào)進行校準，盡可能減小時域交織adc的失調(diào)失配是一項重要工作。

3、在傳統(tǒng)的時域交織adc比較器失調(diào)校準電路中，每一個通道的比較器往往需要單獨的校準電路，當通道數(shù)越多時，校準電路的功耗和面積就會越大。并且校準電路在對比較器失調(diào)進行檢測時會受到噪聲的影響，進而引起校準的誤差。此外傳統(tǒng)的校準電路應用場景單一，往往沒有良好的可移植性。

技術實現(xiàn)思路

1、為了解決現(xiàn)有技術中存在的上述問題，本發(fā)明提供了一種應用于高速時域交織adc的比較器的雙模失調(diào)校準電路。本發(fā)明要解決的技術問題通過以下技術方案實現(xiàn)：

2、一種應用于高速時域交織adc的比較器的雙模失調(diào)校準電路，包括：

3、校準邏輯、n個通道和可配置電阻串；其中，

4、所述校準邏輯包括檢測邏輯和補償邏輯；

5、每個通道分別與所述校準邏輯和所述可配置電阻串連接；

6、所述n個通道中的任意一個包括：開關陣列、鎖存器陣列和比較器；

7、所述檢測邏輯根據(jù)所述比較器的輸出結(jié)果，判斷所述比較器的失調(diào)極性，生成失調(diào)極性選擇信號apsel和ansel，同時生成控制信號ops和ons；

8、所述補償邏輯根據(jù)所述控制信號ops和ons生成64位數(shù)字碼s0～s63；

9、所述鎖存器陣列根據(jù)所述64位數(shù)字碼s0～s63進行鎖存，對應生成信號s0l～s63l；

10、所述開關陣列根據(jù)所述信號s0l～s63l控制自身與所述可配置電阻串之間的通斷，產(chǎn)生節(jié)點電壓vcal；

11、所述可配置電阻串根據(jù)得到的外部信號modesel對應選擇粗校準模式或細校準模式；

12、所述開關陣列根據(jù)所述失調(diào)極性選擇信號apsel、ansel和所述節(jié)點電壓vcal輸出校準端電壓vipc和vinc，實現(xiàn)對所述比較器的失調(diào)校準。

13、在本發(fā)明的一個實施例中，檢測邏輯的電路結(jié)構(gòu)包括：

14、脈沖計數(shù)器1、脈沖計數(shù)器2、d觸發(fā)器1、d觸發(fā)器2和鎖存單元；其中，

15、所述脈沖計數(shù)器1的clk1端與所述比較器的vop輸出端連接，所述脈沖計數(shù)器1的reset1端與所述校準邏輯的復位信號rd連接，所述脈沖計數(shù)器1的out1端與所述d觸發(fā)器1的clk2端連接，并輸出所述控制信號ops；

16、所述d觸發(fā)器1的d1輸入端與vdd連接，所述d觸發(fā)器1的reset2端與所述校準邏輯的復位信號rd連接，所述d觸發(fā)器1的qb1輸出端與所述鎖存單元的ap輸入端連接；

17、所述脈沖計數(shù)器2的clk3端與所述比較器的von輸出端連接，所述脈沖計數(shù)器2的reset3端與所述校準邏輯的復位信號rd連接，所述脈沖計數(shù)器2的out2端與所述d觸發(fā)器2的clk4端連接，并輸出所述控制信號ons；

18、所述d觸發(fā)器2的d2輸入端與所述vdd連接，所述d觸發(fā)器2的reset4端與所述校準邏輯的復位信號rd連接，所述d觸發(fā)器2的qb2輸出端與所述鎖存單元的an輸入端連接；

19、所述鎖存單元的rd1端與所述校準邏輯的復位信號rd連接，所述鎖存單元的apl輸出端輸出所述失調(diào)極性選擇信號apsel，所述鎖存單元的anl輸出端輸出所述失調(diào)極性選擇信號ansel。

20、在本發(fā)明的一個實施例中，脈沖計數(shù)器1和脈沖計數(shù)器2結(jié)構(gòu)相同，兩者中任意一個的電路結(jié)構(gòu)包括：

21、d觸發(fā)器3、d觸發(fā)器4、第一與門、第二與門、第一或門和第三與門；其中，

22、所述d觸發(fā)器3的clk5端與所述第三與門的第一輸入端連接，作為脈沖觸發(fā)器的clk端，所述d觸發(fā)器3的d3輸入端與所述第一與門的第一輸入端連接，所述d觸發(fā)器3的reset5端與所述d觸發(fā)器4的reset6端連接，作為所述脈沖觸發(fā)器的reset端，用于連接所述校準邏輯的復位信號rd，所述d觸發(fā)器3的q3輸出端與所述第二與門的第二輸入端連接，所述d觸發(fā)器3的qb3輸出端與所述d觸發(fā)器3的d3輸入端連接；

23、所述d觸發(fā)器4的clk6端與所述第三與門的第一輸入端連接，所述d觸發(fā)器4的d4輸入端與所述第一或門的輸出端連接，所述d觸發(fā)器4的q4輸出端與所述第一與門的第二輸入端連接，所述d觸發(fā)器4的qb4輸出端與所述第二與門的第一輸入端連接；

24、所述第一與門的輸出端與所述第一或門的第一輸入端連接，所述第二與門的輸出端與所述第一或門的第二輸入端連接；

25、所述第三與門的第二輸入端與所述d觸發(fā)器4的q4輸出端連接，所述第三與門的第三輸入端與所述第二與門的第二輸入端連接，所述第三與門的輸出端作為所述脈沖計數(shù)器的out端。

26、在本發(fā)明的一個實施例中，鎖存單元的電路結(jié)構(gòu)包括：

27、mos管m1、mos管m2、mos管m3、mos管m4、mos管m5、mos管m6、mos管m7、mos管m8、第一非門和第二非門；其中，

28、所述mos管m1的源極接地，所述mos管m1的柵極與所述第一非門的輸出端連接，所述mos管m1的漏極與所述mos管m5的柵極連接，作為所述鎖存單元的apl輸出端；

29、所述mos管m2的源極接地，所述mos管m2的柵極與所述mos管m6的漏極連接，作為所述鎖存單元的anl輸出端，所述mos管m2的漏極與所述mos管m5的漏極連接，作為所述鎖存單元的apl輸出端；

30、所述mos管m3的源極接地，所述mos管m3的柵極與所述mos管m5的漏極連接，所述mos管m3的漏極與所述mos管m6的漏極連接；

31、所述mos管m4的源極接地，所述mos管m4的柵極與所述第二非門的輸出端連接，所述mos管m4的漏極與所述mos管m6的漏極連接；

32、所述mos管m5的源極與所述mos管m7的漏極連接，所述mos管m5的柵極作為所述鎖存單元的ap輸入端；

33、所述mos管m6的源極與所述mos管m8的漏極連接，所述mos管m6的柵極作為所述鎖存單元的an輸入端；

34、所述mos管m7的源極與vdd連接，所述mos管m7的柵極與所述mos管m2的柵極連接；

35、所述mos管m8的源極與vdd連接，所述mos管m8的柵極與所述mos管m2的漏極連接；

36、所述第一非門的輸入端和所述第二非門的輸入端作為鎖存單元的rd1端與所述校準邏輯的復位信號rd連接。

37、在本發(fā)明的一個實施例中，補償邏輯的電路結(jié)構(gòu)包括：

38、第一開關s1、第二開關s2、第三開關s3、第四開關s4、d觸發(fā)器5、d觸發(fā)器6、第二或門、6位計數(shù)器和6-64譯碼器；其中，

39、所述第一開關s1的第一端接入所述控制信號ons，所述第一開關s1的第二端與所述d觸發(fā)器5的clk7端連接；

40、所述第二開關s2的第一端接入所述控制信號ops，所述第二開關s2的第二端與所述d觸發(fā)器5的clk7端連接；

41、所述d觸發(fā)器5的d5輸入端與vdd連接，所述d觸發(fā)器5的reset7端接入所述校準邏輯的復位信號rd，所述d觸發(fā)器5的q5輸出端與所述第二或門的第一輸入端連接；

42、所述d觸發(fā)器6的d6輸入端與vdd連接，所述d觸發(fā)器6的clk8端與所述6位計數(shù)器的z輸出端連接，所述d觸發(fā)器6的reset8端接入所述校準邏輯的復位信號rd，所述d觸發(fā)器6的q6輸出端與所述第二或門的第二輸入端連接；

43、所述第三開關s3的第一端接入所述控制信號ops，所述第三開關s3的第二端與所述6位計數(shù)器的clk9端連接；

44、所述第四開關s4的第一端接入所述控制信號ons，所述第四開關s4的第二端與所述6位計數(shù)器的clk9端連接；

45、所述6位計數(shù)器的h輸入端與所述第二或門的輸出端連接，所述6位計數(shù)器的reset9端接入所述校準邏輯的復位信號rd，所述6位計數(shù)器的q0～q5輸出端分別與所述6-64譯碼器的h0～h5輸入端對應連接；

46、所述6-64譯碼器的s0～s63輸出端與所述鎖存器陣列的輸入端連接。

47、在本發(fā)明的一個實施例中，6位計數(shù)器的電路結(jié)構(gòu)包括：

48、3位計數(shù)器1、3位計數(shù)器2、第三非門和第四與門；其中，

49、所述3位計數(shù)器1的h1端作為所述6位計數(shù)器的h端，所述3位計數(shù)器1的reset10端和所述3位計數(shù)器2的reset11端作為所述6位計數(shù)器的reset9端，所述3位計數(shù)器1的clk10端和所述3位計數(shù)器2的clk11端作為所述6位計數(shù)器的clk9端，所述3位計數(shù)器1的qa輸出端與所述第四與門的第一輸入端連接，并作為所述6位計數(shù)器的q0輸出端，所述3位計數(shù)器1的qb輸出端與所述第四與門的第二輸入端連接，并作為所述6位計數(shù)器的q1輸出端，所述3位計數(shù)器1的qc輸出端與所述第四與門的第三輸入端連接，并作為所述6位計數(shù)器的q2輸出端，所述3位計數(shù)器1的z1輸出端與所述第三非門的輸入端連接；

50、所述第三非門的輸出端與所述3位計數(shù)器2的h2端連接；

51、所述3位計數(shù)器2的qd輸出端作為所述6位計數(shù)器的q3輸出端，所述3位計數(shù)器2的qe輸出端作為所述6位計數(shù)器的q4輸出端，所述3位計數(shù)器1的qf輸出端作為所述6位計數(shù)器的q5輸出端，所述3位計數(shù)器2的z2輸出端與所述第四與門的第四輸入端連接，所述第四與門的輸出端作為所述6位計數(shù)器的z輸出端。

52、在本發(fā)明的一個實施例中，鎖存器陣列的電路結(jié)構(gòu)包括：

53、64組相同的鎖存模塊；各組鎖存模塊的輸入端分別與所述6-64譯碼器的s0～s63輸出端對應連接，各組鎖存模塊的輸出端對應輸出信號s0l～s63l，其中，

54、所述64組相同的鎖存模塊中的任意一組包括：

55、開關1、開關2、反相器1和反相器2；

56、所述開關1的第一端對應與所述6-64譯碼器的s0～s63輸出端中的一端連接，所述開關1的第二端與所述反相器1的輸入端連接；

57、所述開關2的第一端與所述開關1的第二端連接，所述開關2的第二端與所述反相器2的輸出端連接；

58、所述反相器1的輸出端與所述反相器2的輸入端連接；

59、所述反相器2的輸出端對應輸出所述輸出信號s0l～s63l中的一個。

60、在本發(fā)明的一個實施例中，可配置電阻串的電路結(jié)構(gòu)包括：

61、mos管m9、mos管m10、第一電阻、第二電阻、第三電阻、第四電阻、開關3、開關4、第四非門和電阻串；其中，

62、所述mos管m9的源極接地，所述mos管m9的柵極接入使能信號sel，所述mos管m9的漏極與所述第一電阻的第一端連接；

63、所述第一電阻的第二端與所述電阻串的第一端連接；

64、所述第二電阻的第一端與所述mos管m9的漏極連接，所述第二電阻的第二端與所述開關3的第一端連接；

65、所述開關3的第二端與所述第一電阻的第二端連接；

66、所述電阻串由64個電阻串聯(lián)構(gòu)成，其中，依次在相鄰的電阻之間引出電壓v1～v63，所述電阻串的第一端引出電壓vl，所述電阻串的第二端引出電壓vh；

67、所述第三電阻的第一端與所述mos管m10的漏極連接，所述第三電阻的第二端與所述電阻串的第二端連接；

68、所述第四電阻的第一端與所述第三電阻的第一端連接；

69、所述開關4的第一端與所述電阻串的第二端連接，所述開關4的第二端與所述第四電阻的第二端連接；

70、所述mos管m10的源極與vdd連接，所述mos管m10的柵極與所述第四非門的輸出端連接；

71、所述第四非門的輸入端與所述使能信號sel連接。

72、在本發(fā)明的一個實施例中，開關陣列的電路結(jié)構(gòu)包括：

73、64個開關、開關5、開關6、開關7和開關8；其中，

74、所述64個開關的第一端分別與電壓vl～v63對應連接，所述64個開關的第二端相接于第一節(jié)點；

75、所述開關5的第一端接入所述第一節(jié)點的電壓vcal，所述開關5的第二端與所述開關6的第二端相接于第二節(jié)點；

76、所述開關6的第一端接入所述電阻串的第一端引出的電壓vl；

77、所述開關7的第一端接入所述第一節(jié)點的電壓vcal，所述開關7的第二端與所述開關8的第二端相接于第三節(jié)點；

78、所述開關8的第一端接入所述電阻串的第一端引出的電壓vl；

79、所述第二節(jié)點的電壓作為校準端電壓vipc；

80、所述第三節(jié)點的電壓作為校準端電壓vinc。

81、本發(fā)明的有益效果：

82、本發(fā)明實施例所提供的方案中，通過提出的檢測邏輯來減少比較器失調(diào)檢測過程中的噪聲影響；采用多個通道復用一個校準邏輯和可配置電阻串，極大地減少了電路的功耗和面積；可配置電阻串根據(jù)得到的外部信號modesel對應選擇粗校準模式或細校準模式，粗校準模式相較于細校準模式具有更大的校準范圍和更快的收斂速度，而細校準模式相較于粗校準模式則具有更高的校準精度。本發(fā)明實施例擁有兩種工作模式，可以更好的適配不同結(jié)構(gòu)和性能的比較器，且擁有更加廣泛的應用場景。