本文中提供了一種用于可編程低抖動延遲單元的裝置，該延遲單元適用于例如基于延遲鎖定環(huán)(dll)的串行鏈路。

背景技術(shù)：

1、延遲單元抖動可以是在基于dll(延遲鎖定環(huán))的串行鏈路設(shè)計(jì)中實(shí)現(xiàn)高數(shù)據(jù)速率的一個(gè)重要的限制因素。cmos晶體管溝道中延遲單元的熱噪聲是抖動的主要來源。該問題的典型解決方案是提供功率噪聲折衷。這通常是通過在器件中燃燒更多電流以減少抖動來實(shí)現(xiàn)的。然而，這是以增加功耗為代價(jià)的。當(dāng)前的解決方案涉及使用電流不足(currentstarved)延遲單元、電源調(diào)諧延遲單元或模擬復(fù)制單元，然而這些解決方案受到mos器件熱噪聲的限制。

2、因此，希望提供一種能夠在低功率下提供改進(jìn)的低抖動性能的拓?fù)浣Y(jié)構(gòu)。

技術(shù)實(shí)現(xiàn)思路

1、提供了一種用于基于延遲鎖定環(huán)dll的串行鏈路的延遲單元，該延遲單元包括：第一級和第二級，其中第一級的輸出是到第二級的輸入，第一級包括電阻式數(shù)模轉(zhuǎn)換器r-dac，并且第二級包括電流不足延遲單元。

2、這種混合延遲單元將使用rdac進(jìn)行的固有較低抖動延遲生成與電流不足延遲單元中的區(qū)域高效延遲配置相結(jié)合。將這兩者相結(jié)合提供了在低功率下的低抖動可配置延遲生成。

3、第一級可以包括第一場效應(yīng)晶體管fet和第二場效應(yīng)晶體管fet，其中第一晶體管的漏極可以耦合到第二fet的漏極，并且其中第一fet的柵極耦合到第二fet的柵極和輸入。這種第一級提供比基于器件的延遲單元更低水平的抖動。

4、延遲單元還可以包括串聯(lián)耦合在第一電壓電平與第一fet的源極之間的第一電阻器、以及串聯(lián)耦合在第二fet的源極與第二電壓電平之間的第二電阻器。

5、第一fet可以是pfet，并且第二fet可以為nfet。

6、第一級提供固定延遲、粗略調(diào)諧，提供低抖動和低噪聲。第一級提供低噪聲性能。

7、第二級可以包括串聯(lián)耦合的n個(gè)部分，每個(gè)部分包括第三場效應(yīng)晶體管fet和第四場效應(yīng)晶體管fet，其中第三fet的漏極耦合到第四fet的漏極和該部分的輸出，并且其中第三fet的柵極耦合到第四fet的柵極和該部分的輸入。

8、第二級還可以包括第五fet，其中第五fet的漏極耦合到第三fet的源極，其中第五fet的源極耦合到第一電壓電平，并且其中第五fet的柵極耦合到第三電壓電平。

9、第二級還可以包括第六fet，其中第六fet的漏極耦合到第四fet的源極，其中第六fet的源極耦合到第二電壓電平，并且其中第六fet的柵極耦合到第四電壓電平。

10、第三fet和第五fet可以是pfet，并且第四fet和第六fet可以是nfet。

11、部分的數(shù)目n可以大于或等于3。應(yīng)當(dāng)理解，這允許改變所提供的延遲。

12、第二級的輸出可以耦合到n個(gè)部分中的第n部分的輸出，并且第二級的輸入可以耦合到n個(gè)部分中的第一部分的輸入。

13、第二級利用用于微調(diào)的可編程電流不足延遲單元提供精細(xì)控制。提供粗略調(diào)諧的第一級和提供精細(xì)調(diào)諧的第二級的組合優(yōu)化了延遲線的性能?；旌辖M合在相當(dāng)?shù)墓に?例如，7nm工藝)中以相當(dāng)?shù)墓β侍峁┍瘸Ｒ?guī)電流不足延遲單元更低的抖動。

14、延遲單元還可以包括耦合到第二級的輸出的反相器。

15、延遲單元可以根據(jù)7納米光刻工藝來制造。然而，應(yīng)當(dāng)理解，拓?fù)浣Y(jié)構(gòu)不受這樣的限制。

16、本文中要求保護(hù)一種提供在基于延遲鎖定環(huán)dll的串行鏈路中使用的延遲單元的方法，該方法包括：提供第一級和第二級，其中第一級的輸出是到第二級的輸入，第一級包括電阻式數(shù)模轉(zhuǎn)換器，并且第二級包括電流不足延遲單元。

17、第一級可以包括第一場效應(yīng)晶體管fet和第二場效應(yīng)晶體管fet，其中第一fet的漏極耦合到第二fet的漏極，并且其中第一fet的柵極耦合到第二fet的柵極和輸入。

18、上述方法還可以包括在第一電壓電平與第一fet的源極之間串聯(lián)耦合第一電阻器，以及在第二fet的源極與第二電壓電平之間串聯(lián)耦合第二電阻器(204)。

19、第一fet可以是pfet，第二fet可以是nfet。

20、第二級可以包括串聯(lián)耦合的n個(gè)部分，每個(gè)部分包括第三場效應(yīng)晶體管fet和第四場效應(yīng)晶體管fet，其中第三fet的漏極耦合到第四fet的漏極和該部分的輸出，并且其中第三fet的柵極耦合到第四fet的柵極和該部分的輸入。

21、第二級還可以包括第五fet，其中第五fet的漏極耦合到第三fet的源極，其中第五fet的源極耦合到第一電壓電平，并且其中第五fet的柵極耦合到第三電壓電平。

22、第二級還可以包括第六fet，其中第六fet的源極耦合到第四fet的漏極，其中第六fet的漏極耦合到第四fet的源極，其中第六fet的源極耦合到第二電壓電平，并且其中第六fet的柵極耦合到第四電壓電平。

23、第三fet和第五fet可以是pfet，并且第四fet和第六fet可以是nfet。

24、部分的數(shù)目n可以大于或等于3。

25、多個(gè)部分中的每個(gè)部分可以串聯(lián)耦合，使得第二級的輸入是到多個(gè)部分中的第一部分的輸入，并且第二級的輸出是到多個(gè)部分中的最后部分的輸出。

26、該方法還可以包括將反相器耦合到第二級的輸出。

27、在另外的配置中，提供了一種延遲鎖定環(huán)dll，該dll包括具有上述特征的多個(gè)延遲單元。

28、在另外的配置中，提供了一種包括根據(jù)本發(fā)明的延遲鎖定環(huán)的串行鏈路。

技術(shù)特征：

1.一種用于基于延遲鎖定環(huán)dll的串行鏈路的延遲單元，包括：

2.根據(jù)權(quán)利要求1所述的延遲單元，其中所述第一級包括第一場效應(yīng)晶體管fet和第二場效應(yīng)晶體管fet，并且其中所述第一fet的漏極被耦合到所述第二fet的漏極，并且其中所述第一fet的柵極被耦合到所述第二fet的柵極和所述輸入。

3.根據(jù)權(quán)利要求2所述的延遲單元，還包括：串聯(lián)耦合在第一電壓電平與所述第一fet的源極之間的第一電阻器，以及串聯(lián)耦合在所述第二fet的源極與第二電壓電平之間的第二電阻器。

4.根據(jù)權(quán)利要求2所述的延遲單元，其中所述第一fet是pfet，并且所述第二fet是nfet。

5.根據(jù)權(quán)利要求1所述的延遲單元，其中所述第二級包括串聯(lián)耦合的n個(gè)部分，每個(gè)部分包括：

6.根據(jù)權(quán)利要求5所述的延遲單元，其中所述第二級還包括：第五場效應(yīng)晶體管fet，其中所述第五fet的漏極被耦合到所述第三fet的源極，其中所述第五fet的源極被耦合到第一電壓電平，并且其中所述第五fet的柵極被耦合到第三電壓電平。

7.根據(jù)權(quán)利要求6所述的延遲單元，其中所述第二級還包括：第六場效應(yīng)晶體管fet，其中所述第六fet的漏極被耦合到所述第四fet的源極，其中所述第六fet的源極被耦合到第二電壓電平，并且其中所述第六fet的柵極被耦合到第四電壓電平。

8.根據(jù)權(quán)利要求7所述的延遲單元，其中所述第三fet和所述第五fet是pfet，并且所述第四fet和所述第六fet是nfet。

9.根據(jù)權(quán)利要求5所述的延遲單元，其中n大于或等于3。

10.根據(jù)權(quán)利要求5所述的延遲單元，其中所述第二級的輸出被耦合到所述n個(gè)部分中的第n部分的所述輸出，并且到所述第二級的所述輸入被耦合到所述n個(gè)部分中的第一部分的所述輸入。

11.根據(jù)權(quán)利要求1所述的延遲單元，還包括反相器，所述反相器耦合到所述第二級的輸出。

12.根據(jù)權(quán)利要求1所述的延遲單元，是根據(jù)7納米光刻工藝而制造的。

13.一種提供在基于延遲鎖定環(huán)dll的串行鏈路中使用的延遲單元的方法，包括：提供第一級和第二級，其中所述第一級的輸出是到所述第二級的輸入，所述第一級包括電阻式數(shù)模轉(zhuǎn)換器，并且所述第二級包括電流不足延遲單元。

14.根據(jù)權(quán)利要求13所述的方法，其中所述第一級包括第一場效應(yīng)晶體管fet和第二場效應(yīng)晶體管fet，并且其中所述第一fet的漏極被耦合到所述第二fet的漏極，并且其中所述第一fet的柵極被耦合到所述第二fet的柵極和所述輸入。

15.根據(jù)權(quán)利要求14所述的方法，還包括：在第一電壓電平與所述第一fet的源極之間串聯(lián)耦合第一電阻器，以及在所述第二fet的源極與第二電壓電平之間串聯(lián)耦合第二電阻器。

16.根據(jù)權(quán)利要求14所述的方法，其中所述第一fet是pfet，并且所述第二fet是nfet。

17.根據(jù)權(quán)利要求13所述的方法，其中所述第二級包括串聯(lián)耦合的n個(gè)部分，每個(gè)部分包括：

18.根據(jù)權(quán)利要求17所述的方法，其中所述第二級還包括：第五場效應(yīng)晶體管fet，其中所述第五fet的漏極被耦合到所述第三fet的源極，其中所述第五fet的源極被耦合到第一電壓電平，并且其中所述第五fet的柵極被耦合到第三電壓電平。

19.根據(jù)權(quán)利要求18所述的方法，其中所述第二級還包括：第六場效應(yīng)晶體管fet，其中所述第六fet的漏極被耦合到所述第四fet的源極，其中所述第六fet的源極被耦合到第二電壓電平，并且其中所述第六fet的柵極被耦合到第四電壓電平。

20.根據(jù)權(quán)利要求19所述的方法，其中所述第三fet和所述第五fet是pfet，并且所述第四fet和所述第六fet是nfet。

21.根據(jù)權(quán)利要求17所述的方法，其中n大于或等于3。

22.根據(jù)權(quán)利要求17所述的方法，其中所述n個(gè)部分中的每個(gè)部分被串聯(lián)耦合，使得所述第二級的所述輸入是到所述n個(gè)部分中的第一部分的所述輸入，并且所述第二級的所述輸出是到所述n個(gè)部分中的最后部分的所述輸出。

23.根據(jù)權(quán)利要求13所述的方法，還包括：將反相器耦合到所述第二級的所述輸出。

24.一種延遲鎖定環(huán)dll，包括多個(gè)延遲單元，所述延遲單元包括：

25.根據(jù)權(quán)利要求24所述的dll，其中所述第一級包括第一場效應(yīng)晶體管fet和第二場效應(yīng)晶體管fet，并且其中所述第一fet的漏極被耦合到所述第二fet的漏極，并且其中所述第一fet的柵極被耦合到所述第二fet的柵極和所述輸入。

26.根據(jù)權(quán)利要求25所述的dll，還包括：串聯(lián)耦合在第一電壓電平與所述第一fet的源極之間的第一電阻器，以及串聯(lián)耦合在所述第二fet的源極與第二電壓電平之間的第二電阻器。

27.根據(jù)權(quán)利要求24所述的dll，其中所述第二級包括串聯(lián)耦合的n個(gè)部分，每個(gè)部分包括：

28.根據(jù)權(quán)利要求27所述的dll，其中所述第二級還包括：第五fet，其中所述第五fet的漏極被耦合到所述第三fet的源極，其中所述第五fet的源極被耦合到第一電壓電平，并且其中所述第五fet的柵極被耦合到第三電壓電平。

29.根據(jù)權(quán)利要求28所述的dll，其中所述第二級還包括第六fet，其中所述第六fet的漏極被耦合到所述第四fet的源極，其中所述第六fet的源極被耦合到第二電壓電平，并且其中所述第六fet的柵極被耦合到第四電壓電平。

30.一種串行鏈路，包括根據(jù)權(quán)利要求24所述的延遲鎖定環(huán)dll。

技術(shù)總結(jié)
公開了一種用于基于延遲鎖定環(huán)DLL的串行鏈路的延遲單元。延遲單元具有第一級和第二級，其中第一級的輸出是到第二級的輸入，第一級包括電阻式數(shù)模轉(zhuǎn)換器R?DAC，并且第二級包括電流不足延遲單元。

技術(shù)研發(fā)人員：S·瓦德瓦,L·K-A·瑪西
受保護(hù)的技術(shù)使用者：高通股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/15