本發(fā)明涉及一種非易失性存儲器(nonvolatile?memory)，且特別涉及一種具可編程可抹除的單一多晶硅層非易失性存儲器胞。

背景技術(shù)：

1、眾所周知，非易失性存儲器的存儲器胞(memory?cell)中包括一存儲單元。舉例來說，存儲單元可為浮動?xùn)啪w管。根據(jù)浮動?xùn)啪w管的浮動?xùn)艠O中所存儲電荷(charge)的多寡來決定存儲器胞的存儲狀態(tài)。

2、為了要相容于傳統(tǒng)標(biāo)準(zhǔn)cmos晶體管的制程工藝，現(xiàn)今非易失性存儲器的存儲器胞中，已經(jīng)可以設(shè)計出單一多晶硅層的浮動?xùn)啪w管(single-poly?floating?gatetransistor)。將浮動?xùn)啪w管搭配其他電子元件(electronic?device)即可組成單一多晶硅層非易失性存儲器胞(single-poly?nonvolatile?memory?cell)。

3、美國專利us?8，941，167公開多種具可編程可抹除的單一多晶硅層非易失性存儲器(erasable?programmable?single-poly?nonvolatile?memory)。請參照圖1a，其所繪示為已知單一多晶硅層非易失性存儲器的存儲器胞的俯視圖。圖1b為已知單一多晶硅層非易失性存儲器的存儲器胞沿著a1-a1虛線的剖面圖。圖1c為已知單一多晶硅層非易失性存儲器的存儲器胞沿著b1-b2虛線的剖面圖。圖1d為已知單一多晶硅層非易失性存儲器的存儲器胞的等效電路。

4、如圖1a至圖1d所示，在n型井區(qū)nw中包括三個p型摻雜區(qū)131、132、133，在三個p型摻雜區(qū)131、132、133之間的表面上方包括二個由多晶硅層(polysilicon?layer)所組成的選擇柵極134與浮動?xùn)艠O136。另外，p型井區(qū)pw中包括一個n型摻雜區(qū)138。浮動?xùn)艠O136經(jīng)由隔離結(jié)構(gòu)139表面向外延伸并相鄰于n型摻雜區(qū)138。其中，隔離結(jié)構(gòu)139為淺溝渠隔離結(jié)構(gòu)(shallow?trench?isolation，sti)。

5、已知存儲器胞包括：選擇晶體管ms、浮動?xùn)啪w管mf與n型晶體管mn。其中，選擇晶體管ms與浮動?xùn)啪w管mf為p型晶體管，制作于n型井區(qū)nw。n型晶體管mn制作于p型井區(qū)pw。

6、選擇晶體管ms由p型摻雜區(qū)131、p型摻雜區(qū)132、選擇柵極134與n型井區(qū)nw所組成。浮動?xùn)啪w管mf由p型摻雜區(qū)132、p型摻雜區(qū)133、浮動?xùn)艠O136與n型井區(qū)nw所組成。n型晶體管mn由浮動?xùn)艠O136與輔助柵極區(qū)域(assist?gate?region)135所組成。另外，抹除柵極區(qū)域(erase?gate?region)135包括p型井區(qū)pw、n型摻雜區(qū)138。

7、如圖1d所示，選擇晶體管ms的選擇柵極134連接至一選擇柵極電壓vsg，選擇晶體管ms的第一漏/源端(drain/source?terminal)接收源極線電壓vsl，選擇晶體管ms的體極端(body?terminal)接收n型井區(qū)電壓vnw。浮動?xùn)啪w管mf的第一漏/源端連接至選擇晶體管ms的第二漏/源端，浮動?xùn)啪w管mf的第二漏/源端接收位線電壓vbl，浮動?xùn)啪w管mf的體極端(body?terminal)接收n型井區(qū)電壓vnw。

8、n型摻雜區(qū)138可視為n型晶體管mn的二個漏/源端相互連接，n型晶體管mn的體極端接收p型井區(qū)電壓vpw。n型晶體管mn的柵極端連接至浮動?xùn)艠O136，n型晶體管mn的二個漏/源端接收抹除線電壓vel。再者，由n型晶體管mn的連接關(guān)系可知，n型晶體管mn等效為一金屬氧化物半導(dǎo)體電容器(metal-oxide-semiconductor?capacitor，以下簡稱mos電容器)。

9、由以上的說明可知，已知存儲器胞由二個晶體管ms、mf與一個電容器組成，可稱為2t1c存儲器胞。

10、再者，提供適當(dāng)?shù)钠珘鹤鳛檫x擇柵極電壓vsg、源極線電壓vsl、位線電壓vbl、抹除線電壓vel、n型井區(qū)電壓vnw、p型井區(qū)電壓vpw，可以對非易失性存儲器胞進(jìn)行編程動作、抹除動作或者讀取動作。

11、基本上，已知在制作此類型的存儲器胞的摻雜步驟時，所有p型摻雜區(qū)131、132、133都是經(jīng)過相同的制作程序來完成，所以p型摻雜區(qū)131、132、133會有相同的參數(shù)與特性。

12、同理，在美國專利us?8，941，167所公開的其他不同結(jié)構(gòu)存儲器胞中，所有p型摻雜區(qū)也都是利用相同的制作程序來完成，此處不再贅述。

技術(shù)實現(xiàn)思路

1、本發(fā)明涉及一種具可編程可抹除的單一多晶硅層非易失性存儲器胞，包括：一隔離結(jié)構(gòu)，形成于一半導(dǎo)體基板上，且該隔離結(jié)構(gòu)將該半導(dǎo)體基板表面區(qū)分為一第一區(qū)域與一第二區(qū)域；一第一井區(qū)，形成于該半導(dǎo)體基板的該第一區(qū)域表面下方；一第二井區(qū)，形成于該半導(dǎo)體基板的該第二區(qū)域表面下方；一第一柵極結(jié)構(gòu)與一第二柵極結(jié)構(gòu)，形成于該第一區(qū)域表面，且該第一柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)將該第一區(qū)域表面區(qū)分為一第一合并摻雜區(qū)、一第二合并摻雜區(qū)與一第三合并摻雜區(qū)；以及，一第四合并摻雜區(qū)，形成于該第二區(qū)域表面下方，位于該第二柵極結(jié)構(gòu)的一側(cè)；其中，該第一合并摻雜區(qū)位于該第一柵極結(jié)構(gòu)的一第一側(cè)，該第二合并摻雜區(qū)位于該第一柵極結(jié)構(gòu)的一第二側(cè)與該第二柵極結(jié)構(gòu)的一第一側(cè)之間，該第三合并摻雜區(qū)位于該第二柵極結(jié)構(gòu)的一第二側(cè)；其中，該第二柵極結(jié)構(gòu)向外經(jīng)過該隔離結(jié)構(gòu)表面并延伸至該第二區(qū)域且覆蓋于部分的該第二區(qū)域；其中，該第一合并摻雜區(qū)、該第一柵極結(jié)構(gòu)與該第二合并摻雜區(qū)形成一選擇晶體管；該第二合并摻雜區(qū)、該第二柵極結(jié)構(gòu)與該第三合并摻雜區(qū)形成一浮動?xùn)啪w管；該第二柵極結(jié)構(gòu)與該第四合并摻雜區(qū)形成一第一金屬氧化物半導(dǎo)體電容器；以及，該浮動?xùn)啪w管的一溝道電阻值大于該選擇晶體管的一溝道電阻值。

2、為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合附圖詳細(xì)說明如下：

技術(shù)特征：

1.一種具可編程可抹除的單一多晶硅層非易失性存儲器胞，包括：

2.如權(quán)利要求1所述的單一多晶硅層非易失性存儲器胞，其中該第一合并摻雜區(qū)包括第一離子布植區(qū)與第一輕摻雜漏極區(qū)，該第二合并摻雜區(qū)包括第二離子布植區(qū)、第二輕摻雜漏極區(qū)與第三輕摻雜漏極區(qū)，該第三合并摻雜區(qū)包括第三離子布植區(qū)與第四輕摻雜漏極區(qū)；以及，該第一輕摻雜漏極區(qū)位于該第一柵極結(jié)構(gòu)的該第一側(cè)，該第二輕摻雜漏極區(qū)位于該第一柵極結(jié)構(gòu)的該第二側(cè)，該第三輕摻雜漏極區(qū)位于該第二柵極結(jié)構(gòu)的該第一側(cè)，該第四輕摻雜漏極區(qū)位于該第二柵極結(jié)構(gòu)的該第二側(cè)。

3.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，其中該第一輕摻雜漏極區(qū)的摻雜濃度等于該第二輕摻雜漏極區(qū)的摻雜濃度，該第三輕摻雜漏極區(qū)的摻雜濃度等于該第四摻雜漏極區(qū)的摻雜濃度，以及該第四摻雜漏極區(qū)的該摻雜濃度小于該第一摻雜漏極區(qū)的該摻雜濃度。

4.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，其中該第四輕摻雜漏極區(qū)的摻雜濃度、該第三輕摻雜漏極區(qū)的摻雜濃度與該第二摻雜漏極區(qū)的摻雜濃度相同，以及該第四摻雜漏極區(qū)的該摻雜濃度小于該第一摻雜漏極區(qū)的摻雜濃度。

5.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，其中該第一輕摻雜漏極區(qū)的摻雜濃度、該第二輕摻雜漏極區(qū)的摻雜濃度與該第三摻雜漏極區(qū)的摻雜濃度相同，以及該第四摻雜漏極區(qū)的摻雜濃度小于該第一摻雜漏極區(qū)的該摻雜濃度。

6.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，還包括第一反擊穿布植區(qū)接觸于該第四輕摻雜漏極區(qū)。

7.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，還包括第一反擊穿布植區(qū)接觸于該第三輕摻雜漏極區(qū)。

8.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，還包括第一反擊穿布植區(qū)接觸于該第四輕摻雜漏極區(qū)，且第二反擊穿布植區(qū)接觸于該第三輕摻雜漏極區(qū)。

9.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，還包括第一反擊穿布植區(qū)接觸于該第四輕摻雜漏極區(qū)，第二反擊穿布植區(qū)接觸于該第三輕摻雜漏極區(qū)，且第三反擊穿布植區(qū)接觸于該第二輕摻雜漏極區(qū)。

10.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，還包括第一反擊穿布植區(qū)接觸于該第四輕摻雜漏極區(qū)，第二反擊穿布植區(qū)接觸于該第三輕摻雜漏極區(qū)，且第三反擊穿布植區(qū)接觸于該第一輕摻雜漏極區(qū)。

11.如權(quán)利要求2所述的單一多晶硅層非易失性存儲器胞，還包括溝道摻雜區(qū)位于該第二柵極結(jié)構(gòu)下方的該半導(dǎo)體基板表面，且該溝道摻雜區(qū)與該第二合并摻雜區(qū)有相異的摻雜類型。

12.如權(quán)利要求1所述的單一多晶硅層非易失性存儲器胞，還包括第三柵極結(jié)構(gòu)，形成于該隔離結(jié)構(gòu)位于該第二柵極結(jié)構(gòu)的一側(cè)，該第三柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)形成第一多晶硅/多晶硅平板電容器。

13.如權(quán)利要求12所述的單一多晶硅層非易失性存儲器胞，還包括第四柵極結(jié)構(gòu)，形成于該隔離結(jié)構(gòu)位于該第二柵極結(jié)構(gòu)的另一側(cè)，該第四柵極結(jié)構(gòu)與該第二柵極結(jié)構(gòu)形成第二多晶硅/多晶硅平板電容器，且該第二多晶硅/多晶硅平板電容器與該第一多晶硅/多晶硅平板電容器并聯(lián)。

14.如權(quán)利要求12所述的單一多晶硅層非易失性存儲器胞，還包括金屬層，形成于該第二柵極結(jié)構(gòu)的上方，該金屬層與該第二柵極結(jié)構(gòu)形成金屬/多晶硅平板電容器，且該金屬/多晶硅平板電容器與該第一多晶硅/多晶硅平板電容器并聯(lián)。

15.如權(quán)利要求12所述的單一多晶硅層非易失性存儲器胞，其中該第三柵極結(jié)構(gòu)連接至輔助柵極線，該第一柵極結(jié)構(gòu)連接至選擇柵極線，該第一合并摻雜區(qū)連接至源極線，該第三合并摻雜區(qū)連接至位線，該第四合并摻雜區(qū)連接至抹除線。

16.如權(quán)利要求15所述的單一多晶硅層非易失性存儲器胞，其中在編程動作時，該源極線接收接地電壓，該選擇柵極線接收編程電壓，該位線接收該編程電壓，該抹除線接收的第一電壓范圍在該接地電壓與抹除電壓之間，該輔助柵極接收的第二電壓范圍在該接地電壓與輔助柵極電壓之間，該輔助柵極電壓大于該抹除電壓，該抹除電壓大于該編程電壓，該編程電壓大于該接地電壓。

17.如權(quán)利要求15所述的單一多晶硅層非易失性存儲器胞，其中在抹除動作時，該源極線接收接地電壓，該選擇柵極線接收該接地電壓，該位線接收該接地電壓，該抹除線接收抹除電壓，該輔助柵極接收的電壓范圍在負(fù)的輔助柵極電壓與該接地電壓之間，該輔助電壓大于該抹除電壓，該抹除電壓大于該接地電壓。

18.如權(quán)利要求15所述的單一多晶硅層非易失性存儲器胞，其中在讀取動作時，該源極線接收接地電壓，該選擇柵極線接收讀取電壓，該位線接收該讀取電壓，該抹除線接收該接地電壓，該輔助柵極接收的電壓范圍在負(fù)的輔助柵極電壓與正的該輔助柵極電壓之間，該輔助柵極電壓大于該讀取電壓，該讀取電壓大于該接地電壓。

19.如權(quán)利要求1所述的單一多晶硅層非易失性存儲器胞，其中該第二柵極結(jié)構(gòu)包括延伸部，由隔離結(jié)構(gòu)表面延伸至該第三合并摻雜區(qū)，且該第二柵極結(jié)構(gòu)的該延伸部與該第三合并摻雜區(qū)形成第二金屬氧化物半導(dǎo)體電容器；其中該第一柵極結(jié)構(gòu)連接至選擇柵極線，該第一合并摻雜區(qū)連接至源極線，該第三合并摻雜區(qū)連接至位線，該第四合并摻雜區(qū)連接至抹除線。

20.如權(quán)利要求1所述的單一多晶硅層非易失性存儲器胞，其中該浮動?xùn)啪w管的溝道長度小于該選擇晶體管的溝道長度。

技術(shù)總結(jié)
本發(fā)明為一種具可編程可抹除的單一多晶硅層非易失性存儲器胞。在存儲器胞中，多個摻雜區(qū)是利用不同的制作流程來完成。存儲器胞包括一選擇晶體管與一浮動?xùn)啪w管，且浮動?xùn)啪w管的溝道長度(channel?length)小于選擇晶體管的溝道長度。本發(fā)明更修改摻雜制程工藝的步驟，讓選擇晶體管與浮動?xùn)啪w管中的多個摻雜區(qū)之間有不相同的參數(shù)與特性，使得浮動?xùn)啪w管的溝道電阻值(channel?resistance?value)會大于選擇晶體管的溝道電阻值。

技術(shù)研發(fā)人員：陳學(xué)威
受保護(hù)的技術(shù)使用者：力旺電子股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/15