熱電堆真空傳感器及其制造方法
【專利摘要】本申請?zhí)峁┮环N熱電堆真空傳感器及其制造方法，其中熱電堆真空傳感器包括，提供襯底，所述襯底具有第一區(qū)域和第二區(qū)域；在第一區(qū)域形成CMOS電路；在第二區(qū)域形成熱電堆真空傳感器。本申請能夠采用標準CMOS工藝形成CMOS電路和熱電堆真空傳感器，并且工藝步驟節(jié)約。
【專利說明】
熱電堆真空傳感器及其制造方法
技術領域
[0001]本申請涉及半導體制造領域，更具體地而言，涉及一種熱電堆真空傳感器及其制造方法。
【背景技術】
[0002]真空測量在工業(yè)、航天及核原料提純等領域有著十分廣泛的應用，傳統(tǒng)的真空傳感器種類繁多且體積較大，限制了它們在某些領域的運用，特別是運用到一些微小器件與儀器儀表中。
[0003]隨著微電子技術和微機械加工技術的發(fā)展，真空傳感器的微型化研究逐漸成為熱點。與傳統(tǒng)的真空計相比，微型器件具有尺寸小、重量輕、功耗低和響應快的優(yōu)點。
[0004]但是，微型化的真空傳感器通常難以與標準的CMOS制造工藝兼容。

【發(fā)明內容】

[0005]在一些實施例中，本申請?zhí)峁┮环N熱電堆真空傳感器的制造方法，包括:提供襯底，所述襯底具有第一區(qū)域和第二區(qū)域;在第一區(qū)域的襯底內形成CMOS電路的源極、漏極和溝道區(qū)；在襯底表面形成氧化層;在氧化層表面形成多晶硅層;刻蝕氧化層和多晶硅層，在第一區(qū)域形成若干柵氧化層和柵多晶硅層，在第二區(qū)域形成若干熱電堆多晶硅層;其中，柵多晶硅層和熱電堆多晶硅層同時形成;形成覆蓋柵多晶硅層和熱電堆多晶硅層的第一層間介質層;在第一區(qū)域的第一層間介質內形成暴露出源極、漏極和柵多晶硅層的第一通孔，在第二區(qū)域的第一層間介質內形成暴露出熱電堆多晶硅層的第二通孔;在第一層間介質層表面形成第一金屬層，所述第一金屬層填充滿第一區(qū)域的第一通孔和第二區(qū)域的第二通孔；刻蝕第一金屬層，在第一區(qū)域形成CMOS電路的第一互連層，在第二區(qū)域形成連接熱電堆多晶硅層的熱電堆金屬層;其中所述第一互連層和熱電堆金屬層同時形成；形成覆蓋所述第一互連層和熱電堆金屬層的第二層間介質層;在第二區(qū)域刻蝕第二層間介質層，形成暴露出熱電堆金屬層的第三通孔;在第二層間介質層上形成第二金屬層，其中，在第二區(qū)域第二金屬層填充滿第三通孔;刻蝕第二金屬層，形成第二互連層;在第二互連層和第二層間介質層表面形成第三層間介質層;刻蝕第三層間介質層，形成暴露出第二互連層的第四通孔;在第三層間介質層表面形成第三金屬層，且所述第三金屬層填充滿所述第四通孔;刻蝕所述第三金屬層形成第三互連層;在所述第三互連層和第三層間介質層表面形成第四層間介質層;刻蝕所述第四層間介質層形成暴露出第三互連層的第五通孔;在所述第四層間介質層上形成第四金屬層，且所述第四金屬層填充第五通孔;刻蝕第四金屬層形成頂部金屬互連層;在頂部金屬互連層表面形成鈍化層;形成光刻膠圖形，所述光刻膠圖形在第二區(qū)域具有開口，所述開口暴露出第二區(qū)域的部分鈍化層，且開口位于第二區(qū)域相鄰的熱電堆金屬層之間和相鄰的頂部金屬互連層之間；沿所述開口刻蝕所述鈍化層、第四層間介質層、第三層間介質層、第二層間介質層、第一層間介質層，并刻蝕襯底，直至在所述襯底內形成位于所述熱電堆金屬層下方的空腔。
[0006]在一些實施例中，所述制造方法采用標準CMOS制造工藝集成形成CMOS電路和熱電堆真空傳感器。
[0007]在一些實施例中，沿所述開口刻蝕所述鈍化層、第四層間介質層、第三層間介質層、第二層間介質層以及第一層間介質層采用各向異性刻蝕。
[0008]各向異性刻蝕的刻蝕參數為，刻蝕設備腔體壓力為5-25毫托，頂部射頻功率為190-270瓦，底部射頻功率為40-60瓦，上電極溫度為55-100°C，底電極溫度為10-15°C，CF4流量為50-60SCCM，He和O2混合氣體流量為10-12SCCM，其中所述混合氣體中He的摩爾比例為70%，02摩爾比例為30%。
[0009]在一些實施例中，在所述襯底內形成位于所述熱電堆金屬層下方的空腔采用XeF2各向同性刻蝕。
[0010]在一些實施例中，XeF2各向同性刻蝕的刻蝕參數為，刻蝕功率為0-10瓦，刻蝕氣體為XeF2、F、HF和他的混合氣體，刻蝕氣體的流量為600至1200sccm。
[0011 ]在一些實施例中，所述第一金屬層為鋁。
[0012]在一些實施例中，所述第一層間介質層為摻雜的氧化硅。
[0013]在一些實施例中，所述襯底為P型襯底。
[0014]本申請還提供一種集成在CMOS芯片上的熱電堆真空傳感器，包括，采用上述任一實施例的熱電堆真空傳感器的制造方法形成的熱電堆真空傳感器。
[0015]以上為本申請的概述，可能有簡化、概括和省略細節(jié)的情況，因此本領域的技術人員應該認識到，該部分僅是示例說明性的，而不旨在以任何方式限定本申請范圍。本概述部分既非旨在確定所要求保護主題的關鍵特征或必要特征，也非旨在用作為確定所要求保護主題的范圍的輔助手段。
【附圖說明】
[0016]通過下面說明書和所附的權利要求書并與附圖結合，將會更加充分地清楚理解本申請內容的上述和其他特征?？梢岳斫猓@些附圖僅描繪了本申請內容的若干實施方式，因此不應認為是對本申請內容范圍的限定。通過采用附圖，本申請內容將會得到更加明確和詳細地說明。
[0017]圖1-20為本申請一實施例的熱電堆真空傳感器的制造方法過程示意圖。
【具體實施方式】
[0018]在下面的詳細描述中，參考了構成其一部分的附圖。在附圖中，類似的符號通常表示類似的組成部分，除非上下文另有說明。詳細描述、附圖和權利要求書中描述的說明性實施方式并非旨在限定。在不偏離本申請的主題的精神或范圍的情況下，可以采用其他實施方式，并且可以做出其他變化?？梢岳斫?，可以對本申請中一般性描述的、在附圖中圖解說明的本申請內容的各個方面進行多種不同構成的配置、替換、組合，設計，而所有這些都明確地構成本申請內容的一部分。
[0019]在一定的氣氛環(huán)境中，被加熱物體流失到周圍環(huán)境的熱量與氣壓相關，導致該受熱物體在不同的氣壓下呈現不同的溫度，因此可以通過測量物體溫度得到氣壓值，這是熱傳導型真空傳感器的主要工作原理。溫度的測量結果可以采用例如熱敏電阻、熱電偶和熱電堆等多種方式。熱電堆為多對串聯(lián)的熱電偶。熱電堆利用塞貝克(Seebeck)效應，測量發(fā)熱體和熱沉之間的溫差，因此，在一般情況下，環(huán)境溫度的起伏并不會導致測量結果的明顯變化。
[0020]為此，本申請?zhí)峁┮环N熱電堆真空傳感器的制造方法，采用標準CMOS工藝同時制造集成了 CMOS電路和熱電堆的熱電堆真空傳感器，節(jié)約制造步驟，優(yōu)化器件性能。
[0021 ]請參考圖1，提供襯底100，所述襯底100具有第一區(qū)域I和第二區(qū)域II。
[0022]所述襯底100可以是半導體襯底，例如N型襯底、P型襯底或SOI襯底。在本實施例中，以P型襯底為例做示范性說明。所述襯底100具有第一區(qū)域I和第二區(qū)域II。其中第一區(qū)域I作為CMOS電路的形成區(qū)域，第二區(qū)域II作為熱電堆真空傳感器的形成區(qū)域。
[0023]請依舊參考圖1，在第一區(qū)域I的襯底100內形成CMOS電路的源極、漏極和溝道區(qū)。
[0024]在本實施例中，以形成多個匪OS和多個PMOS為例。在其他實施例中，可以根據實際的CMOS電路的需求，合理的選擇NMOS和POMS的數量，在此特意說明，不應過分限制本發(fā)明的保護范圍。
[0025]所述CMOS電路的源極、漏極和溝道區(qū)的形成方法可以采用光刻、摻雜等形成工藝形成，具體的步驟請參考現有的標準CMOS工藝，再次不再贅述。
[0026]在襯底100表面形成氧化層，所述氧化層可以采用熱氧化工藝形成。
[0027]在氧化層表面形成多晶硅層，所述多晶硅層可以采用沉積工藝，例如化學氣相沉積工藝形成。
[0028]然后，刻蝕多晶硅層和氧化層，在第一區(qū)域I形成柵氧化層110和柵多晶硅層120，在第二區(qū)域II形成氧化襯墊層210和熱電堆多晶硅層220。
[0029]需要說明的是，CMOS電路的源極和漏極也可以在形成柵氧化層110和柵多晶硅層120之后，以柵氧化層110和柵多晶硅層120為掩膜，對柵氧化層110和柵多晶硅層120兩側的襯底進行離子注入后形成。
[0030]在一些實施例中，可以在多晶硅層上形成光刻膠圖形，以光刻膠圖形為掩膜，刻蝕多晶硅層，從而同時在第一區(qū)域I形成柵多晶硅層120而在第二區(qū)域II形成熱電堆多晶硅層220。然后，形成保護第二區(qū)域II的光刻膠圖形，繼續(xù)刻蝕氧化層，從而在第一區(qū)域I形成柵氧化層110。然后去除光刻膠圖形。
[0031]為了便于理解本發(fā)明，請參考圖la，圖1a示出了在第二區(qū)域的所述熱電堆多晶硅層220的俯視圖，在一些實施例中，在第二區(qū)域的所述熱電堆多晶硅層220的圖形可以為叉指電極或者其他的熱電堆圖形。
[0032]請參考圖2，形成覆蓋柵多晶硅層120和熱電堆多晶硅層220的第一層間介質層130。
[0033]所述第一層間介質層130的形成工藝為化學氣相沉積工藝。所述第一層間介質層130的材料為摻雜的氧化硅或非摻雜的氧化硅。例如摻磷的氧化硅(PSG)、摻硼磷的氧化硅(BPSG)等。需要說明的是，在沉積工藝之后還可以采用平坦化工藝平坦化所述第一層間介質層130。
[0034]請參考圖3，在第一區(qū)域I的第一層間介質130內形成暴露出源極、漏極和柵多晶硅層120的第一通孔121，在第二區(qū)域II的第一層間介質130內形成暴露出熱電堆多晶硅層220的第二通孔222。
[0035]形成第一通孔121和第二通孔222的步驟包括:在第一層間介質層130上形成光刻膠圖像，所述光刻膠圖形具有與第一通孔121和第二通孔222的位置對應的開口，沿所述開口刻蝕第一層間介質130，形成第一通孔121和第二通孔222。
[0036]請參考圖4，采用金屬鎢填充第一通孔121和第二通孔222，形成導電插塞(未標示)。所述金屬鎢的填充工藝可以為標準CMOS的填充工藝，例如物理氣相沉積或化學氣相沉積。在填充完金屬鎢之后，還可以采用平坦化工藝平坦化金屬鎢，以去除第一介質層130上多余的媽金屬。
[0037]請依舊參考圖4，在第一層間介質層130表面形成第一金屬層140。所述第一金屬層140的形成工藝為物理氣相沉積或化學氣相沉積。在一些實施例中，所述第一金屬層140的材料為招。
[0038]請參考圖5，刻蝕第一金屬層140，在第一區(qū)域I形成CMOS電路的第一互連層141，在第二區(qū)域II形成連接熱電堆多晶硅層220的熱電堆金屬層240;其中所述第一互連層141和熱電堆金屬層240同時形成。
[0039]刻蝕第一金屬層140可以為等離子體刻蝕。
[0040]請參考圖6，形成覆蓋所述第一互連層141和熱電堆金屬層240的第二層間介質層150。
[0041]所述第二層間介質層150的形成工藝為化學氣相沉積。所述第二層間介質層150的材料為摻雜的氧化硅或非摻雜的氧化硅。例如摻磷的氧化硅(PSG)、摻硼磷的氧化硅(BPSG)等。
[0042]請參考圖7，在第二區(qū)域II刻蝕第二層間介質層150，形成暴露出熱電堆金屬層240的第三通孔151。
[0043]所述第三通孔151的形成步驟包括，在第二層間介質層150形成光刻膠圖形，所述光刻膠圖形具有與第三通孔151位置對應的開口，以光刻膠圖形為掩膜，刻蝕第二層間介質層150，形成暴露出熱電堆金屬層240的第三通孔151。
[0044]需要說明的是，在形成第三通孔151的同時，在第一區(qū)域I形成若干通孔，以電氣連接形成在第一區(qū)域的NMOS和/或PM0S。
[0045]請參考圖8，采用金屬鎢填充第三通孔151，形成導電插塞(未標示)。所述金屬鎢的填充工藝可以為標準CMOS的填充工藝，例如物理氣相沉積或化學氣相沉積。在填充完金屬鎢之后，還可以采用平坦化工藝平坦化金屬鎢，以去除第二層間介質層150上多余的鎢金屬O
[0046]請依舊參考圖8，在第二層間介質層150上形成第二金屬層160。
[0047]第二金屬層160的材料選擇鋁。所述第二金屬層160的形成工藝為物理氣相沉積或者化學氣相沉積。
[0048]請參考圖9，刻蝕第二金屬層160，形成第二互連層161。
[0049]第二互連層161的形成步驟包括:在第二金屬層160表面形成光刻膠圖形，所述光刻膠圖形具有與第二互連層161對應的圖形，以所述光刻膠圖形為掩膜，采用等離子體刻蝕刻蝕第二金屬層160，形成第二互連層161。
[0050]請參考圖10，在第二互連層161和第二層間介質層150表面形成第三層間介質層170。
[0051]所述第三層間介質層170的形成工藝為化學氣相沉積工藝。所述第三層間介質層170的材料為摻雜的氧化硅或非摻雜的氧化硅。例如摻磷的氧化硅(PSG)、摻硼磷的氧化硅(BPSG)等。
[0052]請參考圖11，刻蝕第三層間介質層170，形成暴露出第二互連層161的第四通孔171。
[0053]第四通孔171的形成步驟包括，在所述第三層間介質層170表面形成光刻膠圖形，光刻膠圖形具有與第四通孔171對應的開口，以光刻膠圖形為掩膜，刻蝕第三層間介質層170，形成暴露出第二互連層161的第四通孔171。
[0054]請參考圖12，采用金屬鎢填充第四通孔171，形成導電插塞(未標示)。所述金屬鎢的填充工藝可以為標準CMOS的填充工藝，例如物理氣相沉積或化學氣相沉積。在填充完金屬鎢之后，還可以采用平坦化工藝平坦化金屬鎢，以去除第三層間介質層170上多余的鎢金屬O
[0055]請依舊參考圖12，在第三層間介質層170上形成第三金屬層180。
[0056]第三金屬層180的材料選擇鋁。所述第三金屬層180的形成工藝為物理氣相沉積工
-H-
O
[0057]請參考圖13，刻蝕所述第三金屬層180形成第三互連層181。
[0058]第三互連層181的形成步驟包括:在第三金屬層180表面形成光刻膠圖形，所述光刻膠圖形具有與第三互連層181對應的圖形，以所述光刻膠圖形為掩膜，采用等離子體刻蝕刻蝕第三金屬層180，形成第三互連層181。
[0059]請參考圖14，在所述第三互連層181和第三層間介質層170表面形成第四層間介質層 190。
[0060]所述第四層間介質層190的形成工藝為化學氣相沉積工藝。所述第四層間介質層190的材料為摻雜的氧化硅或非摻雜的氧化硅。例如摻磷的氧化硅(PSG)、摻硼磷的氧化硅(BPSG)等。
[0061]請參考圖15，刻蝕所述第四層間介質層190形成暴露出第三互連層181的第五通孔191。
[0062]第五通孔191的形成步驟包括，在所述第四層間介質層190表面形成光刻膠圖形，光刻膠圖形具有與第五通孔191對應的開口，以光刻膠圖形為掩膜，刻蝕第四層間介質層190，形成暴露出第三互連層181的第五通孔191。
[0063]請參考圖16，采用金屬鎢填充第五通孔191，形成導電插塞(未標示)。所述金屬鎢的填充工藝可以為標準CMOS的填充工藝，例如物理氣相沉積或化學氣相沉積。在填充完金屬鎢之后，還可以采用平坦化工藝平坦化金屬鎢，以去除第四層間介質層190上多余的鎢金屬O
[0064]請參考圖16，在所述第四層間介質層190上形成第四金屬層310。
[0065]第四金屬層310的材料選擇銅或鋁。所述第四金屬層310的形成工藝為物理氣相沉積工藝。
[0066]請參考圖17，刻蝕第四金屬層310形成頂部金屬互連層311。
[0067]頂部金屬互連層311的形成步驟包括:在第四金屬層310表面形成光刻膠圖形，所述光刻膠圖形具有與頂部金屬互連層311對應的圖形，以所述光刻膠圖形為掩膜，采用等離子體刻蝕刻蝕第四金屬層310，形成頂部金屬互連層311。
[0068]請參考圖18，在頂部金屬互連層311表面形成鈍化層320。
[0069]所述鈍化層320的材料選擇氮化硅。所述鈍化層320用于在后續(xù)刻蝕工藝中保護頂部金屬互連層311。
[0070]請參考圖19，形成光刻膠圖形330，所述光刻膠圖形330在第二區(qū)域II具有開口331，所述開口 331暴露出第二區(qū)域II的部分鈍化層320，且開口 331位于第二區(qū)域II相鄰的熱電堆金屬層220之間和相鄰的頂部金屬互連層311之間。
[0071]請參考圖20，沿所述開口331刻蝕所述鈍化層320、第四層間介質層190、第三層間介質層170、第二層間介質層150、第一層間介質層130，并刻蝕襯底100，直至在所述襯底100內形成位于所述熱電堆金屬層220下方的空腔332。
[0072]所述空腔332的形成步驟包括如下步驟，首先，采用各向異性刻蝕，刻蝕所述鈍化層320、第四層間介質層190、第三層間介質層170、第二層間介質層150、第一層間介質層130直至暴露出襯底100。
[0073]各向異性刻蝕的刻蝕參數為，刻蝕設備腔體壓力為5-25毫托，頂部射頻功率為190-270瓦，底部射頻功率為40-60瓦，上電極溫度為55-100°C，底電極溫度為10-15°C，CF4流量為50-60SCCM，He和O2混合氣體流量為10-12SCCM，其中所述混合氣體中He的摩爾比例為70%，02摩爾比例為30%。
[0074]在暴露出襯底100后，采用各向同性刻蝕，刻蝕所述襯底100，形成位于所述熱電堆金屬層220下方的空腔332。
[0075]在一些實施例中，各向同性刻蝕可以采用XeF2各向同性刻蝕?？涛g參數為，XeF2各向同性刻蝕的刻蝕參數為，刻蝕功率為O-10瓦，刻蝕氣體為XeF2、F、HF和N2的混合氣體，刻蝕氣體的流量為600至1200sccmo
[0076]在一些實施例中，為了更佳地形成位于所述熱電堆金屬層220下方的空腔332，可以采用刻蝕腔室壓力循環(huán)刻蝕，以形成較佳的位于所述熱電堆金屬層220下方的空腔332，而避免損傷傳感器的其他部件。例如，采用20個循環(huán)，第一刻蝕時段為:刻蝕時刻蝕腔室壓力保持為75-100毫托，刻蝕功率為0-5瓦，刻蝕氣體為XeF2、F、HF和N2的混合氣體，刻蝕氣體的流量為600至1200SCCm，刻蝕預定時間，例如5-10秒;第二刻蝕時段為:刻蝕時刻蝕腔室壓力保持為200-250帕，刻蝕功率為5-10瓦，刻蝕氣體為XeF2、F、HF和N2的混合氣體，刻蝕氣體的流量為600至1200sCCm;依次循環(huán)第一刻蝕時段和第二刻蝕時段，直至刻蝕位于所述熱電堆金屬層220下方的空腔332。從而能夠在形成空腔332的同時避免損傷傳感器的其他部件。
[0077]在本實施例中，采用兼容CMOS工藝同時形成CMOS電路和熱電堆真空傳感器，并且能夠節(jié)約工藝步驟。
[0078]本申請還提供一種熱電堆真空傳感器，所述熱電堆真空傳感器采用上述任一實施例的形成方法形成。
[0079]那些本技術領域的一般技術人員可以通過研究說明書、公開的內容及附圖和所附的權利要求書，理解和實施對披露的實施方式的其他改變。在權利要求中，措詞“包括”不排除其他的元素和步驟，并且措辭“一”、“一個”不排除復數。在本申請的實際應用中，一個零件可能執(zhí)行權利要求中所引用的多個技術特征的功能。權利要求中的任何附圖標記不應理解為對范圍的限制。
【主權項】
1.一種熱電堆真空傳感器的制造方法，其特征在于，包括: 提供襯底，所述襯底具有第一區(qū)域和第二區(qū)域； 在第一區(qū)域的襯底內形成CMOS電路的源極、漏極和溝道區(qū)； 在襯底表面形成氧化層； 在氧化層表面形成多晶硅層； 刻蝕氧化層和多晶硅層，在第一區(qū)域形成若干柵氧化層和柵多晶硅層，在第二區(qū)域形成若干熱電堆多晶硅層;其中，柵多晶硅層和熱電堆多晶硅層同時形成； 形成覆蓋柵多晶硅層和熱電堆多晶硅層的第一層間介質層； 在第一區(qū)域的第一層間介質內形成暴露出源極、漏極和柵多晶硅層的第一通孔，在第二區(qū)域的第一層間介質內形成暴露出熱電堆多晶硅層的第二通孔； 采用金屬鎢填充所述第一通孔和第二通孔； 在第一層間介質層表面形成第一金屬層； 刻蝕所述第一金屬層，在所述第一區(qū)域形成CMOS電路的第一互連層，在所述第二區(qū)域形成連接熱電堆多晶硅層的熱電堆金屬層；其中所述第一互連層和熱電堆金屬層同時形成； 形成覆蓋所述第一互連層和熱電堆金屬層的第二層間介質層； 在第二區(qū)域刻蝕第二層間介質層，形成暴露出熱電堆金屬層的第三通孔； 采用金屬鎢填充所述第三通孔； 在第二層間介質層上形成第二金屬層； 刻蝕第二金屬層，形成第二互連層； 在第二互連層和第二層間介質層表面形成第三層間介質層； 刻蝕第三層間介質層，形成暴露出第二互連層的第四通孔； 采用金屬鎢填充所述第四通孔； 在第三層間介質層表面形成第三金屬層； 刻蝕所述第三金屬層形成第三互連層； 在所述第三互連層和第三層間介質層表面形成第四層間介質層； 刻蝕所述第四層間介質層形成暴露出第三互連層的第五通孔； 采用金屬鎢填充所述第五通孔； 在所述第四層間介質層上形成第四金屬層； 刻蝕第四金屬層形成頂部金屬互連層； 在頂部金屬互連層表面形成鈍化層； 形成光刻膠圖形，所述光刻膠圖形在第二區(qū)域具有開口，所述開口暴露出第二區(qū)域的部分鈍化層，且開口位于第二區(qū)域相鄰的熱電堆金屬層之間和相鄰的頂部金屬互連層之間； 沿所述開口刻蝕所述鈍化層、第四層間介質層、第三層間介質層、第二層間介質層以及第一層間介質層，并刻蝕襯底，直至在所述襯底內形成位于所述熱電堆金屬層下方的空腔。2.如權利要求1所述的熱電堆真空傳感器的制造方法，其特征在于，所述制造方法采用標準CMOS制造工藝集成形成CMOS電路和熱電堆真空傳感器。3.如權利要求1所述的熱電堆真空傳感器的制造方法，其特征在于，沿所述開口刻蝕所述鈍化層、第四層間介質層、第三層間介質層、第二層間介質層以及第一層間介質層采用各向異性刻蝕。4.如權利要求1所述的熱電堆真空傳感器的制造方法，其特征在于，各向異性刻蝕的刻蝕參數為，刻蝕設備腔體壓力為5-25毫托，頂部射頻功率為190-270瓦，底部射頻功率為40-60瓦，上電極溫度為55-100°C，底電極溫度為10-15°C，CF4流量為50-60SCCM，He和O2混合氣體流量為10-12SCCM，其中所述混合氣體中He的摩爾比例為70%，02摩爾比例為30%。5.如權利要求1所述的熱電堆真空傳感器的制造方法，其特征在于，在所述襯底內形成位于所述熱電堆金屬層下方的空腔采用XeF2各向同性刻蝕。6.如權利要求1所述的熱電堆真空傳感器的制造方法，其特征在于，XeF2各向同性刻蝕的刻蝕參數為，刻蝕功率為0-10瓦，刻蝕氣體為XeF2、F、HF和他的混合氣體，刻蝕氣體的流量為600至1200sccm。7.如權利要求1所述的熱電堆真空傳感器的制造方法，其特征在于，所述第一金屬層為招O8.如權利要求1所述的熱電堆真空傳感器的制造方法，其特征在于，所述第一層間介質層為摻雜的氧化硅。9.如權利要求1所述的熱電堆真空傳感器的制造方法，其特征在于，所述襯底為P型襯底。10.一種集成在CMOS芯片上的熱電堆真空傳感器，其特征在于，包括，采用權利要求1-9任一項所述的熱電堆真空傳感器的制造方法形成的熱電堆真空傳感器。
【文檔編號】G01L21/14GK106017790SQ201610530278
【公開日】2016年10月12日
【申請日】2016年7月7日
【發(fā)明人】駱興芳, 俞挺, 袁彩雷
【申請人】江西師范大學