本發(fā)明涉及放電控制技術(shù)領(lǐng)域，尤其涉及一種快速放電電路、顯示裝置、快速放電方法和顯示控制方法。

背景技術(shù)：

LTPS(Low Temperature Poly-silicon,低溫多晶硅技術(shù))顯示產(chǎn)品因工藝設(shè)計(jì)與雙柵的結(jié)構(gòu)設(shè)計(jì)，漏電流Ioff比較小。所以在顯示面板異常下電時(shí)，LTPS顯示產(chǎn)品因漏電流Ioff較小的原因，電荷釋放過程緩慢,易產(chǎn)生電荷殘留。因此在顯示裝置異常掉電后，需要設(shè)置放電單元來快速釋放Panel(顯示面板)像素區(qū)電荷?，F(xiàn)有的應(yīng)用于顯示裝置的快速放電電路需要在GOA(Gate On Array，陣列基板行驅(qū)動)電路內(nèi)為放電單元額外設(shè)計(jì)空間，在制作顯示面板時(shí)需要采用變更后的Mask(掩膜)的數(shù)目多，費(fèi)用高。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的主要目的在于提供一種快速放電電路、顯示裝置、快速放電方法和顯示控制方法，解決現(xiàn)有技術(shù)中需要在顯示基板上為放電單元額外設(shè)計(jì)專門的空間，在制作顯示面板時(shí)需要采用變更后的掩膜的數(shù)目多，費(fèi)用高的問題。

為了達(dá)到上述目的，本發(fā)明提供了一種快速放電電路，應(yīng)用于顯示裝置，所述快速放電電路包括放電單元；

所述放電單元的控制端與驅(qū)動集成電路連接，所述放電單元的第一端與所述顯示裝置包括的柵線連接，所述放電單元的第二端與所述顯示裝置中的顯示電平端連接；所述顯示電平端與所述驅(qū)動集成電路連接；

所述放電單元用于在所述顯示裝置異常掉電時(shí)控制所述顯示電平端將第一電平寫入所述柵線。

實(shí)施時(shí)，所述放電單元包括放電晶體管；

所述放電晶體管的柵極與所述驅(qū)動集成電路連接，所述放電晶體管的第一極與所述柵線連接，所述放電晶體管的第二極與所述顯示電平端連接。

本發(fā)明還提供了一種顯示裝置，包括多行柵線、多列數(shù)據(jù)線、數(shù)據(jù)開關(guān)和驅(qū)動集成電路，所述驅(qū)動集成電路包括數(shù)據(jù)電壓提供單元，所述數(shù)據(jù)開關(guān)的第一端與所述數(shù)據(jù)電壓提供單元連接，所述數(shù)據(jù)開關(guān)的第二端與所述數(shù)據(jù)線連接，所述顯示裝置還包括上述的快速放電電路；

所述驅(qū)動集成電路還包括判斷單元、電位控制單元和數(shù)據(jù)線控制單元；所述數(shù)據(jù)開關(guān)的控制端與所述數(shù)據(jù)線控制單元連接；

所述判斷單元用于當(dāng)判斷到所述顯示裝置異常掉電時(shí)輸出異常掉電指示信號；

所述電位控制單元分別與所述判斷單元、所述放電單元的控制端和所述顯示電平端連接，用于當(dāng)接收到所述異常掉電指示信號時(shí)向所述放電單元的控制端輸出放電控制信號，并控制所述顯示電平端的電位為第一電平；

所述數(shù)據(jù)線控制單元分別與所述判斷單元、所述數(shù)據(jù)開關(guān)的控制端和所述數(shù)據(jù)電壓提供單元連接，用于當(dāng)接收到來自所述判斷單元的異常掉電指示信號時(shí)控制所述數(shù)據(jù)開關(guān)以使得所述數(shù)據(jù)電壓提供單元將預(yù)定放電電平寫入所述數(shù)據(jù)線；

所述放電單元用于當(dāng)其控制端接收到所述放電控制信號時(shí)控制所述顯示電平端將第一電平寫入所述柵線。

實(shí)施時(shí)，當(dāng)像素區(qū)域中的柵極與所述柵線連接的薄膜晶體管為n型晶體管時(shí)，所述第一電平為高電平；

當(dāng)像素區(qū)域中的柵極與所述柵線連接的薄膜晶體管為p型晶體管時(shí)，所述第一電平為低電平。

實(shí)施時(shí)，當(dāng)所述放電單元包括放電晶體管時(shí)，所述放電晶體管的柵極與所述電位控制單元連接，所述放電晶體管的第一極與所述柵線連接，所述放電晶體管的第二極與所述顯示電平端連接。

所述電位控制單元還用于在未接收到所述異常掉電指示信號時(shí)，在觸控時(shí)間段控制所述放電晶體管導(dǎo)通，并控制所述顯示電平端將第二電平寫入所述柵線。

實(shí)施時(shí)，當(dāng)像素區(qū)域中的柵極與所述柵線連接的薄膜晶體管為n型晶體管時(shí)，所述第二電平為低電平；

當(dāng)像素區(qū)域中的柵極與所述柵線連接的薄膜晶體管為p型晶體管時(shí)，所述第二電平為高電平。

實(shí)施時(shí)，所述顯示電平端為顯示用低電平端；所述顯示用低電平端與所述顯示裝置中的應(yīng)用于靜電防護(hù)電路中的靜電防護(hù)用低電平端之間不導(dǎo)通。

實(shí)施時(shí)，所述顯示裝置還包括柵極驅(qū)動電路；所述柵極驅(qū)動電路與起始信號輸入端、時(shí)鐘信號輸入端、第一掃描電壓輸出端和第二掃描電壓輸出端連接；

所述放電單元還分別與所述起始信號輸入端、所述時(shí)鐘信號輸入端、所述第一掃描電壓輸出端和所述第二掃描電壓輸出端連接，還用于在接收到所述異常掉電指示信號時(shí)控制所述起始信號輸入端、所述時(shí)鐘信號輸入端、所述第一掃描電壓輸出端和所述第二掃描電壓輸出端都接入第三電平，以控制所述柵極驅(qū)動電路正常工作。

本發(fā)明還提供了一種快速放電方法，應(yīng)用于上述的快速放電電路，所述快速放電方法包括：在顯示裝置異常掉電時(shí)，放電單元控制顯示電平端將第一電平寫入柵線。

本發(fā)明還提供了一種顯示控制方法，應(yīng)用于上述的顯示裝置，所述顯示控制方法包括：

當(dāng)判斷單元判斷到顯示裝置異常掉電時(shí)，判斷單元向電位控制單元和數(shù)據(jù)線控制單元輸出異常掉電指示信號；

當(dāng)數(shù)據(jù)線控制單元接收到所述異常掉電指示信號時(shí)，所述數(shù)據(jù)線控制單元控制所述數(shù)據(jù)開關(guān)以使得所述數(shù)據(jù)電壓提供單元將預(yù)定放電電平寫入數(shù)據(jù)線；當(dāng)電位控制單元接收到所述異常掉電指示信號時(shí)，所述電位控制單元向放電單元的控制端輸出放電控制信號，并控制顯示電平端的電位為第一電平；

當(dāng)所述放電單元的控制端接收到所述放電控制信號時(shí)，所述放電單元控制所述顯示電平端將第一電平寫入柵線，以控制像素區(qū)域內(nèi)柵極與該柵線連接的薄膜晶體管打開；

像素電極上的殘留電荷通過打開的薄膜晶體管釋放至所述數(shù)據(jù)線。

實(shí)施時(shí)，當(dāng)所述放電單元包括放電晶體管，所述放電晶體管的柵極與所述電位控制單元連接，所述放電晶體管的第一極與相應(yīng)行柵線連接，所述放電晶體管的第二極與所述顯示電平端連接時(shí)，所述顯示控制方法還包括：

在所述電位控制單元未接收到所述異常掉電指示信號時(shí)，在觸控時(shí)間段，所述電位控制單元控制所述放電晶體管導(dǎo)通，并控制所述顯示電平端將第二電平寫入所述柵線。

實(shí)施時(shí)，當(dāng)所述顯示裝置中的顯示電平端為顯示用低電平端時(shí)，所述顯示控制方法還包括：

控制將顯示用低電平端和所述顯示裝置中的靜電防護(hù)用低電平端分離，以使得所述顯示用低電平端和靜電防護(hù)用低電平端不連接。

與現(xiàn)有技術(shù)相比，本發(fā)明所述的快速放電電路、顯示裝置、快速放電方法和顯示控制方法利用現(xiàn)有的顯示裝置中已經(jīng)包括的電路單元即可在顯示裝置異常掉電時(shí)控制像素區(qū)域中殘留的電荷釋放至相應(yīng)的數(shù)據(jù)線，可以利用現(xiàn)有的電路單元實(shí)現(xiàn)快速放電，與現(xiàn)有技術(shù)相比節(jié)省顯示基板上原有的為放電單元額外設(shè)計(jì)的空間，在制作顯示面板時(shí)需要采用變更后的掩膜的數(shù)目少，費(fèi)用低。

附圖說明

圖1是本發(fā)明實(shí)施例所述的快速放電電路的結(jié)構(gòu)圖；

圖2是本發(fā)明實(shí)施例所述的快速放電電路的放電單元的一具體實(shí)施例的結(jié)構(gòu)圖

圖3是本發(fā)明實(shí)施例所述的顯示裝置的結(jié)構(gòu)圖；

圖4是本發(fā)明實(shí)施例所述的顯示裝置的像素區(qū)域的示意圖；

圖5A是本發(fā)明實(shí)施例所述的顯示裝置中的快速放電電路的放電單元的一具體實(shí)施例的結(jié)構(gòu)圖；

圖5B是所述放電單元的另一具體實(shí)施例的結(jié)構(gòu)圖；

圖5C是顯示用低電平端VGL_GOA與驅(qū)動集成電路的輸出端子之間的連接示意圖；

圖6是所述放電單元的又一具體實(shí)施例的電路圖；

圖7是本發(fā)明實(shí)施例所述的顯示控制方法的流程圖；

圖8是VGL_GOA和VGL_ESD分離示意圖；

圖9是圖8所示中各單元間的信號線的連接與切斷示意圖；

圖10A是在現(xiàn)有技術(shù)中第一DO側(cè)ESD單元與第一GOA電路區(qū)域共用VGL信號的示意圖；

圖10B是在本發(fā)明實(shí)施例中第一DO側(cè)ESD單元通過靜電防護(hù)低電平端VGL_ESD獲得低電平VGL，第一GOA電路區(qū)域與顯示用低電平端VGL_GOA連接的示意圖；

圖11A是在現(xiàn)有技術(shù)中第一GOA電路區(qū)域和第一測試板共用VGL信號的示意圖；

圖11B是在本發(fā)明實(shí)施例中第一測試板通過靜電防護(hù)低電平端VGL_ESD獲得低電平VGL，第一GOA電路區(qū)域與顯示用低電平端VGL_GOA連接的示意圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

本發(fā)明實(shí)施例所述的快速放電電路，應(yīng)用于顯示裝置，如圖1所示，所述快速放電電路包括放電單元11；

所述放電單元11的控制端與驅(qū)動集成電路10連接，所述放電單元11的第一端與所述顯示裝置包括的柵線Gate連接，所述放電單元的第二端與所述顯示裝置中的顯示電平端DLT連接；所述顯示電平端DLT與所述驅(qū)動集成電路10連接；

所述放電單元11用于在所述顯示裝置異常掉電時(shí)控制所述顯示電平端DLT將第一電平寫入所述柵線Gate。

在具體實(shí)施例時(shí)，當(dāng)顯示裝置中的判斷單元根據(jù)顯示裝置中的電源電路輸出的電源電壓和/或所述電源電路接收到的外部電源電壓不在預(yù)定電壓范圍內(nèi)時(shí)，所述判斷單元判斷所述顯示裝置異常掉電。

在實(shí)際操作時(shí)，所述驅(qū)動集成電路10為集成有數(shù)據(jù)驅(qū)動電路、時(shí)序控制器和電源電路的驅(qū)動芯片。

在具體實(shí)施時(shí)，本發(fā)明實(shí)施例所述的快速放電電路包括的放電單元11即為顯示裝置中現(xiàn)有的電路單元，與現(xiàn)有技術(shù)不同之處在于，在顯示裝置異常掉電時(shí)，由驅(qū)動集成電路10提供第一電平至所述顯示電平端DLT，放電單元11控制顯示電平端DLT將第一電平寫入所述柵線Gate，從而使得像素區(qū)域中的柵極與所述柵線Gate連接的薄膜晶體管打開。

在實(shí)際操作時(shí)，如圖2所示，所述放電單元11包括放電晶體管Td；

所述放電晶體管Td的柵極與所述驅(qū)動集成電路10連接，所述放電晶體管Td的源極與柵線Gate連接，所述放電晶體管Td的漏極與所述顯示電平端DLT連接。

在圖2所示的實(shí)施例中，以Td為n型晶體管為例，但是在實(shí)際操作時(shí)，Td也可以被替換為p型晶體管。

如圖3所示，本發(fā)明實(shí)施例所述的顯示裝置，包括多行柵線、多列數(shù)據(jù)線、數(shù)據(jù)開關(guān)MUX和驅(qū)動集成電路；

所述驅(qū)動集成電路包括數(shù)據(jù)電壓提供單元21，所述數(shù)據(jù)開關(guān)MUX的第一端與所述數(shù)據(jù)電壓提供單元21連接，所述數(shù)據(jù)開關(guān)MUX的第二端與數(shù)據(jù)線DL連接；

所述驅(qū)動集成電路還包括判斷單元22、電位控制單元23和數(shù)據(jù)線控制單元24；所述數(shù)據(jù)開關(guān)MUX的控制端與所述數(shù)據(jù)線控制單元24連接；

所述顯示裝置還包括上述的快速放電電路；

所述快速放電電路包括放電單元11；

所述放電單元11的控制端與所述電位控制單元23連接，所述放電單元11的第一端與所述顯示裝置包括的柵線Gate連接，所述放電單元的第二端與所述顯示裝置中的顯示電平端DLT連接；所述顯示電平端DLT與所述電位控制單元23連接；

所述判斷單元22用于當(dāng)判斷到所述顯示裝置異常掉電時(shí)輸出異常掉電指示信號Spad；

所述電位控制單元23分別與所述判斷單元22、所述放電單元11的控制端和所述顯示電平端DLT連接，用于當(dāng)接收到所述異常掉電指示信號Spad時(shí)向所述放電單元11的控制端輸出放電控制信號，并控制所述顯示電平端DLT的電位為第一電平；

所述數(shù)據(jù)線控制單元24分別與所述判斷單元22、所述數(shù)據(jù)開關(guān)MUX的控制端和所述數(shù)據(jù)電壓提供單元21連接，用于當(dāng)接收到來自所述判斷單元22的異常掉電指示信號Spad時(shí)控制所述數(shù)據(jù)開關(guān)MUX以使得所述數(shù)據(jù)電壓提供單元21將預(yù)定放電電平寫入所述數(shù)據(jù)線DL；

所述放電單元11用于當(dāng)其控制端接收到所述放電控制信號時(shí)控制所述顯示電平端DLT將第一電平寫入所述柵線Gate。

在實(shí)際操作時(shí)，所述數(shù)據(jù)電壓提供單元可以為所述驅(qū)動集成電路中的數(shù)據(jù)驅(qū)動電路，所述判斷單元可以為設(shè)置于驅(qū)動集成電路中的比較器，通過比較電源電路接收到的電源電壓而判斷是否異常掉電，電位控制單元可以為設(shè)置于驅(qū)動集成電路中的寄存器，數(shù)據(jù)線控制單元可以為設(shè)置于驅(qū)動集成電路中的控制器。

本發(fā)明實(shí)施例的顯示裝置包括多行柵線和多列數(shù)據(jù)線；所述柵線和所述數(shù)據(jù)線限定出像素區(qū)域，所述像素區(qū)域內(nèi)設(shè)有薄膜晶體管和像素電極，所述薄膜晶體管的柵極與所述柵線連接，所述薄膜晶體管的源極與所述數(shù)據(jù)線連接，所述薄膜晶體管的漏極與所述像素電極連接；

圖3未示出顯示裝置包括的多行柵線、多行數(shù)據(jù)線，以及設(shè)置于所述柵線和所述數(shù)據(jù)線限定出的像素區(qū)域內(nèi)的薄膜晶體管和像素電極，以上部件將在下面結(jié)合圖4說明。

本發(fā)明實(shí)施例所述的顯示裝置中的快速放電電路包括多個(gè)放電單元，每一個(gè)放電單元分別與一行柵線連接，用于在異常掉電時(shí)將該行柵線的電位置為第一電平，從而使得像素區(qū)域中的柵極與該行柵線連接的薄膜晶體管打開，此時(shí)數(shù)據(jù)線控制單元控制所述數(shù)據(jù)開關(guān)以使得所述數(shù)據(jù)電壓提供單元將預(yù)定放電電平寫入所述數(shù)據(jù)線，從而使得像素電極中殘留的電荷通過打開的薄膜晶體管釋放至數(shù)據(jù)線。

優(yōu)選的，該預(yù)定放電電平為地電平。

在具體實(shí)施時(shí)，當(dāng)控制所述數(shù)據(jù)線置地(即接入地電平)時(shí)，放電效果最佳。

本發(fā)明實(shí)施例所述的顯示裝置利用其中已經(jīng)包括的放電單元和顯示電平端即可在顯示裝置異常掉電時(shí)控制像素區(qū)域中殘留的電荷釋放至相應(yīng)的數(shù)據(jù)線，可以利用現(xiàn)有的放電單元和顯示電平實(shí)現(xiàn)快速放電，與現(xiàn)有技術(shù)相比節(jié)省顯示基板中為異常掉電時(shí)放電額外設(shè)計(jì)的空間，對舊顯示產(chǎn)品變更處小，需要變更的Mask(掩膜)少，費(fèi)用低。

如圖4所示，所述顯示裝置包括設(shè)置于AA(有效顯示區(qū)，Active Area)區(qū)的多行柵線和多行數(shù)據(jù)線；

所述柵線和所述數(shù)據(jù)線限定出像素區(qū)域，所述像素區(qū)域內(nèi)設(shè)有薄膜晶體管和像素電極，所述薄膜晶體管的柵極與所述柵線連接，所述薄膜晶體管的源極與所述數(shù)據(jù)線連接，所述薄膜晶體管的漏極與所述像素電極連接；

在圖4中，標(biāo)號為Gate1、Gate2、Gate3、Gate4的分別為第一行柵線、第二行柵線、第三行柵線、第四行柵線；標(biāo)號為Data1、Data2、Data3、Data4、Data5、Data6、Data7、Data8的分別為第一列數(shù)據(jù)線、第二列數(shù)據(jù)線、第三列數(shù)據(jù)線、第四列數(shù)據(jù)線、第五列數(shù)據(jù)線、第六列數(shù)據(jù)線、第七列數(shù)據(jù)線、第八列數(shù)據(jù)線；標(biāo)號為TFT的為薄膜晶體管，標(biāo)號為PE的為像素電極。

在實(shí)際操作時(shí)，所述多行數(shù)據(jù)線都與數(shù)據(jù)驅(qū)動電路連接。所述數(shù)據(jù)驅(qū)動電路設(shè)置于上述的驅(qū)動IC中。

當(dāng)像素區(qū)域中的柵極與所述柵線連接的薄膜晶體管為n型晶體管時(shí)，所述第一電平為高電平；

當(dāng)像素區(qū)域中的柵極與所述柵線連接的薄膜晶體管為p型晶體管時(shí)，所述第一電平為低電平。

具體的，所述放電單元可以包括放電晶體管；

所述放電晶體管的柵極與所述電位控制單元連接，所述放電晶體管的第一極與相應(yīng)行柵線連接，所述放電晶體管的第二極與所述顯示電平端連接。

具體的，如圖5A所示，當(dāng)所述放電單元11包括放電晶體管Td時(shí)，所述放電晶體管Td的柵極與所述電位控制單元23連接，所述放電晶體管Td的源極與柵線Gate連接，所述放電晶體管Td的漏極與所述顯示電平端DLT連接；

所述電位控制單元23還用于在未接收到所述異常掉電指示信號時(shí)，在觸控時(shí)間段控制所述放電晶體管Td導(dǎo)通，并控制所述顯示電平端DLT將第二電平寫入所述柵線Gate，以使得在觸控時(shí)間段像素區(qū)域中柵極與所述柵線Gate連接的薄膜晶體管斷開。也即，在此種情況下，由現(xiàn)有的觸控控制晶體管復(fù)用為放電晶體管Td，該觸控控制晶體管即為在觸控時(shí)間段時(shí)控制柵線的電位以控制像素區(qū)域中的柵極與該柵線連接的薄膜晶體管斷開的晶體管。在實(shí)際操作時(shí)，也可以采用顯示裝置中其他的晶體管復(fù)用為放電晶體管，在此不作限定。

當(dāng)像素區(qū)域中的柵極與所述柵線連接的薄膜晶體管為n型晶體管時(shí)，所述第二電平為低電平；

當(dāng)像素區(qū)域中的柵極與所述柵線連接的薄膜晶體管為p型晶體管時(shí)，所述第二電平為高電平。

在具體實(shí)施時(shí)，如圖5B所示，所述顯示電平端可以為顯示用低電平端VGL_GOA；

所述電位控制單元23還用于當(dāng)接收到所述異常掉電指示信號時(shí)控制所述顯示用低電平端VGL_GOA輸出第一電平；

在實(shí)際操作時(shí)，VGL_GOA原本的輸出為低電平，無法拉高，因此本發(fā)明實(shí)施例可以通過驅(qū)動IC的輸出端子為VGL_GOA提供高電平，該輸出端子可以輸出高電平，則可以實(shí)現(xiàn)在異常掉電時(shí)將VGL_GOA的電位拉至高電平。

如圖5C所示，VGL_GOA與驅(qū)動集成電路10的輸出端子OUTP連接，而在現(xiàn)有技術(shù)中，VGL_GOA與電源端Power_Pin連接。

如圖6所示，一所述放電晶體管Td的柵極與觸控使能端TX_EN連接，所述觸控使能端TX_EN與所述電位控制單元23連接，所述放電晶體管Td的第一極與相應(yīng)的一行柵線Gate連接，所述放電晶體管Td的第二極與顯示用低電平端VGL_GOA連接；也即由觸控控制晶體管復(fù)用為放電晶體管Td；

所述放電晶體管Td為n型晶體管(在圖6中以Td為n型晶體管為例，在實(shí)際操作時(shí)，Td也可以為p型晶體管，在此不作限定)；

在異常掉電時(shí)，電位控制單元控制TX_EN的電位為高電平，電位控制單元控制VGL_GOA的電位也為高電平，從而Td導(dǎo)通，控制該行柵線Gate接入高電平，從而使得像素區(qū)域中的柵極接入該行柵線Gate的薄膜晶體管都導(dǎo)通，從而將與該薄膜晶體管的漏極連接的像素電極中殘留的電荷放電至該薄膜晶體管的源極連接的數(shù)據(jù)線，從而實(shí)現(xiàn)快速放電。

在實(shí)際操作時(shí)，當(dāng)所述顯示電平端為顯示用低電平端VGL_GOA時(shí)，所述顯示用低電平端VGL_GOA與所述顯示裝置中的應(yīng)用于靜電防護(hù)電路中的靜電防護(hù)用低電平端之間不導(dǎo)通。

在實(shí)際操作時(shí)，當(dāng)由觸控控制晶體管復(fù)用作放電晶體管時(shí)，放電晶體管Td和GOA(Gate On Array)電路都與顯示用低電平端VGL_GOA連接，由于靜電防護(hù)電路的結(jié)構(gòu)，如果如現(xiàn)有技術(shù)般VGL_GOA與靜電防護(hù)用低電平端連接的話，則無法實(shí)現(xiàn)在放電階段將靜電防護(hù)用低電平端VGL_ESD的電位拉高，而無法實(shí)現(xiàn)在放電階段將顯示用低電平端VGL_GOA的電位拉高，因此與現(xiàn)有技術(shù)不同，需要將顯示用低電平端和靜電防護(hù)用低電平端分離。

在具體實(shí)施時(shí)，所述顯示裝置還包括柵極驅(qū)動電路；所述柵極驅(qū)動電路與起始信號輸入端、時(shí)鐘信號輸入端、第一掃描電壓輸出端和第二掃描電壓輸出端連接；

所述放電單元還分別與所述起始信號輸入端、所述時(shí)鐘信號輸入端、所述第一掃描電壓輸出端和所述第二掃描電壓輸出端連接，以在接收到所述異常掉電指示信號時(shí)控制所述起始信號輸入端、所述時(shí)鐘信號輸入端、所述第一掃描電壓輸出端和所述第二掃描電壓輸出端都接入第三電平，以控制所述柵極驅(qū)動電路正常工作。

當(dāng)像素區(qū)域中設(shè)置的薄膜晶體管為n型晶體管時(shí)，所述第三電平為高電平。

在實(shí)際操作時(shí)，需要在放電時(shí)保證柵極驅(qū)動電路正常工作，以使得不影響TX_EN控制放電晶體管放電。

由于在具體實(shí)施時(shí)，本發(fā)明實(shí)施例中的放電單元包括的放電晶體管的第一極與柵極驅(qū)動電路的輸出端是連接共通的，所以在異常下電時(shí)，需要將柵極驅(qū)動電路中的時(shí)鐘信號等信號的電位同樣置為高電平，以將顯示區(qū)的柵極驅(qū)動信號的電位置為高電平，從而避免由于柵極驅(qū)動電路輸出的柵極驅(qū)動信號的電位為低電平從而導(dǎo)致在異常掉電時(shí)無法將像素區(qū)柵線拉高，實(shí)現(xiàn)快速放電。

本發(fā)明實(shí)施例所述的快速放電方法，應(yīng)用于上述的快速放電電路，所述快速放電方法包括：在顯示裝置異常掉電時(shí)，放電單元控制顯示電平端將第一電平寫入柵線。

本發(fā)明實(shí)施例所述的顯示控制方法，應(yīng)用于上述的顯示裝置，如圖7所示，所述顯示控制方法包括：

S1：當(dāng)判斷單元判斷到顯示裝置異常掉電時(shí)，判斷單元向電位控制單元和數(shù)據(jù)線控制單元輸出異常掉電指示信號；

S2：當(dāng)數(shù)據(jù)線控制單元接收到所述異常掉電指示信號時(shí)，所述數(shù)據(jù)線控制單元控制所述數(shù)據(jù)開關(guān)以使得所述數(shù)據(jù)電壓提供單元將預(yù)定放電電平寫入數(shù)據(jù)線；當(dāng)電位控制單元接收到所述異常掉電指示信號時(shí)，所述電位控制單元向放電單元的控制端輸出放電控制信號，并控制顯示電平端的電位為第一電平；

S3：當(dāng)所述放電單元的控制端接收到所述放電控制信號時(shí)，所述放電單元控制所述顯示電平端將第一電平寫入柵線，以控制像素區(qū)域內(nèi)柵極與該柵線連接的薄膜晶體管打開；

S4：像素電極上的殘留電荷通過打開的薄膜晶體管釋放至所述數(shù)據(jù)線。

具體的，當(dāng)所述放電單元包括放電晶體管，所述放電晶體管的柵極與所述電位控制單元連接，所述放電晶體管的第一極與相應(yīng)行柵線連接，所述放電晶體管的第二極與所述顯示電平端連接時(shí)，所述顯示控制方法還包括：

在所述電位控制單元未接收到所述異常掉電指示信號時(shí)，在觸控時(shí)間段，所述電位控制單元控制所述放電晶體管導(dǎo)通，并控制所述顯示電平端將第二電平寫入所述柵線。

具體的，當(dāng)所述顯示裝置中的顯示電平端為顯示用低電平端時(shí)，所述顯示控制方法還包括：

控制將顯示用低電平端和所述顯示裝置中的靜電防護(hù)用低電平端分離，以使得所述顯示用低電平端和靜電防護(hù)用低電平端不連接。

在本發(fā)明實(shí)施例所述的顯示裝置中，將顯示用低電平端VGL_GOA與靜電防護(hù)用低電平端VGL_ESD分離，由于靜電防護(hù)電路的結(jié)構(gòu)，無法實(shí)現(xiàn)在放電階段將VGL_ESD的電位拉高，而無法實(shí)現(xiàn)在放電階段將顯示用低電平端VGL_GOA的電位拉高，因此與現(xiàn)有技術(shù)不同，需要將顯示用低電平端和靜電防護(hù)用低電平端分開。

圖8為將VGL_GOA和VGL_ESD分離示意圖。

圖8意在表達(dá)顯示裝置中VGL分離布線的區(qū)域劃分。

在圖8中，在顯示基板上，

在AA區(qū)(有效顯示區(qū))左側(cè)、右側(cè)分別設(shè)置有第一GOA電路區(qū)域、第二GOA電路區(qū)域，VGL_GOA布線設(shè)置于第一GOA電路區(qū)域和第二GOA電路區(qū)域里面；

在第一GOA電路區(qū)域左側(cè)設(shè)置有第一VGL_ESD(靜電防護(hù))GOA電路區(qū)域，在第二GOA電路區(qū)域右側(cè)設(shè)置有第二VGL_ESD GOA電路區(qū)域；

所述第一VGL_ESD GOA電路區(qū)域和所述第二VGL_ESD GOA電路區(qū)域分別包括保護(hù)GOA的ESD單元和連接DO側(cè)ESD單元的VGL_ESD布線；

在AA區(qū)的左上方設(shè)置有第一DO(Data Output，Drive IC(驅(qū)動集成電路)的對側(cè))側(cè)ESD單元，在AA區(qū)的右上方設(shè)置有第二DO側(cè)ESD單元；

在AA區(qū)的左下方設(shè)置有第一測試板(CT Pad)，在AA區(qū)的右下方設(shè)置有第二測試板；

第一測試板上和第二測試板上設(shè)置有一些Drive IC輸入信號(包括時(shí)鐘信號、高電平信號VGH、低電平信號VGL等)的測試點(diǎn)，可用示波器等探針進(jìn)行扎針測試；

在AA區(qū)的正下方依次設(shè)置有Driver IC(驅(qū)動集成電路)和FPC(Flexible Printed Circuit,柔性電路板)。

在現(xiàn)有技術(shù)中，第一DO側(cè)ESD單元、第二DO側(cè)ESD單元、第一VGL_ESD GOA電路區(qū)域、第二VGL_ESD GOA電路區(qū)域、第一測試板、第二測試板、第一GOA電路區(qū)域和第二GOA電路區(qū)域都通過一根VGL總線(該VGL總線即提供低電平的線)來獲取低電平，然而在本發(fā)明實(shí)施例的技術(shù)方案中，第一GOA電路區(qū)域和第二GOA電路區(qū)域需要通過VGL_GOA從驅(qū)動集成電路上的輸出端子獲取高電平，因此需要將VGL_GOA和VGL_ESD分離開來。

在圖9中，各單元間的連接線為信號線，叉號標(biāo)示之處為切斷位置，本發(fā)明實(shí)施例中新增的信號線為第一GOA電路區(qū)域與驅(qū)動集成電路之間的信號線，以及第二GOA電路區(qū)域與驅(qū)動集成電路之間的信號線。

如圖10A所示，在現(xiàn)有技術(shù)中，第一DO側(cè)ESD單元與第一GOA電路區(qū)域共用VGL信號，該VGL信號都由電源端(圖10A中未示出)供應(yīng)；如圖10B所示，在本發(fā)明實(shí)施例中，第一DO側(cè)ESD單元通過靜電防護(hù)低電平端VGL_ESD從所述電源端(圖10B中未示出)獲得低電平VGL，第一GOA電路區(qū)域通過顯示用低電平端VGL_GOA從驅(qū)動集成電路的輸出端(圖10B中未示)在異常掉電時(shí)獲取高電平。

如圖11A所示，在現(xiàn)有技術(shù)中，第一GOA電路區(qū)域和第一測試板都通過電源端(圖11A中未示出)獲取VGL信號。而在本發(fā)明實(shí)施例中，如圖11B所示，第一GOA電路區(qū)域通過顯示用低電平端VGL_GOA從驅(qū)動集成電路的輸出端(圖11B中未示出)在異常掉電時(shí)獲取高電平，第一測試板仍然通過靜電防護(hù)低電平端VGL_ESD從電源端(圖11B中未示出)獲取VGL信號。

以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。